存储器芯片和用于制造存储器芯片的布局设计转让专利
申请号 : CN201410776653.9
文献号 : CN105321557B
文献日 : 2018-05-11
发明人 : 廖忠志
申请人 : 台湾积体电路制造股份有限公司
摘要 :
本发明提供了一种嵌入式同步随机存取存储器(SRAM)芯片，包括第一单端口(SP)SRAM宏和第二SP SRAM宏。第一宏包括第一外围电路和多个第一SRAM单元。第二宏包括第二外围电路和多个第二SRAM单元。另外，多个第一SRAM单元中的每个单元都电连接至写入辅助电路，其中，写入辅助电路被配置为辅助多个第一SRAM单元中的每个单元的写入周期能力。另外，多个第二SRAM单元中的每个单元都不包括写入辅助电路。本发明还提供了制造存储器芯片的布局设计。
权利要求 :
1.一种嵌入式静态随机存取存储器SRAM芯片，包括：第一单端口SP SRAM宏，其中，所述第一SP SRAM宏包括：第一外围电路，和
多个第一SRAM单元，其中，所述多个第一SRAM单元中的每个单元都包括：第一交叉耦合反相器，包括数据储存节点，和第二交叉耦合反相器，包括数据条储存节点；
其中每个反相器都包括：
P-型单FinFET PU晶体管；
N-型单FinFET PD晶体管；
第一通道栅PG晶体管；
第二PG晶体管，其中，每个PG晶体管都是N-型单FinFET晶体管；
CVdd线；
CVss线；
位线；
位线条；
字线；
第一形状，所述第一形状是矩形单元形状，其中，所述第一形状包括：第一X-节距X1，和
第一Y-节距Y1；
第二SP SRAM宏，其中，所述第二SP SPAM宏包括：第二外围电路，和
多个第二SRAM单元，其中，所述多个第二SRAM单元中的每个单元都包括：第三交叉耦合反相器，包括数据储存节点；和第四交叉耦合反相器，包括数据条储存节点；
其中，每个反相器都包括：
P-型单FinFET PU晶体管，和N-型PD晶体管，其中，所述PD晶体管包括至少两个以并联结构电连接的FinFET晶体管；
第三PG晶体管，和
第四PG晶体管，其中，所述第三PG晶体管和所述第四PG晶体管中的每个均包括至少两个以并联结构电连接的FinFET晶体管；
CVdd线；
CVss线；
位线；
位线条；
字线；
第二形状，所述第二形状是矩形单元形状，其中，所述第二形状包括：第二X-节距X2，和
第二Y-节距Y2；
其中，所述多个第一SRAM单元中的每个单元都电连接至写入辅助电路，其中，所述写入辅助电路被配置为辅助所述多个第一SRAM单元中的每个单元的写入周期能力；
其中，所述多个第二SRAM单元中的每个单元都不包括写入辅助电路；以及其中，X1与Y1的长度比大于2，Y1与Y2的尺寸比相同，而X2与X1的长度比大于1.15。
2.根据权利要求1所述的嵌入式SRAM芯片，其中，X2与Y1的单元节距比等于2.8；以及X2与X1的长度比等于1.235。
3.根据权利要求1所述的嵌入式SRAM芯片，其中，所述写入辅助电路包括负电压发生器，所述负电压发生器电连接至所述多个第一SARM单元的每个单元的所述位线和所述位线条；
其中，在所述嵌入式SRAM芯片的写入周期期间，所述位线被放电至逻辑低压态，而所述位线条被预充电至逻辑高压态；以及所述负电压发生器被配置为当启用所述负电压发生器时将位线电压降低至低于所述低压态。
4.根据权利要求1所述的嵌入式SRAM芯片，还包括：第一金属层；和
第二金属层，其中，所述第二金属层位于所述第一金属层之上；
其中，所述多个第一SRAM单元的每个单元都还包括：第一CVdd线；
第一CVss线；
第二CVss线；
第一位线；
第一位线条，其中，所述第一CVdd线、所述第一位线和所述第一位线条都位于所述第一金属层处，以及第一字线，其中，所述第一CVss线、所述第二CVss线和所述第一字线都位于所述第二金属层处；
其中，所述多个第二SRAM单元的每个单元都还包括：第二CVdd线；
第三CVss线；
第四CVss线；
第二位线；
第二位线条，其中，所述第二CVdd线、所述第二位线和所述第二位线条均位于所述第一金属层处；以及第二字线，其中，所述第三CVss线、所述第四CVss线和所述第二字线均位于所述第二金属层处。
5.根据权利要求4所述的嵌入式SRAM芯片，还包括：第三金属层，其中，所述第三金属层位于所述第二金属层之上，并且其中，所述多个第二SRAM单元的每个单元都还包括第三字线，其中，所述第二字线电连接至所述第三字线。
6.根据权利要求1所述的嵌入式SRAM芯片，还包括：第一金属层；以及
第二金属层，其中，所述第二金属层位于所述第一金属层之上；
其中，所述多个第一SRAM单元中的每个单元都还包括：第一CVdd线；
第一CVss线；
第二CVss线；
第一位线；
第一位线条，其中，所述第一CVdd线、所述第一位线和所述第一位线条都位于所述第一金属层处，以及第一字线，其中，所述第一CVss线、所述第二CVss线和所述第一字线都位于所述第二金属层处；
其中，所述多个第二SRAM单元的每个单元都还包括：第二CVdd线；
第三CVss线；
第四CVss线；
第五CVSS线，所述第五CVSS线相对于单元边界设置并且与相邻的单元共享，其中，所述单元边界位于两个相邻的单元之间；
第二位线；
第二位线条，其中，所述第二CVdd线、所述第三CVss线、所述第四CVss线、所述第二位线和所述第二位线条均位于所述第一金属层处；以及第二字线，其中，所述第五CVss线和所述第二字线均位于所述第二金属层处。
7.根据权利要求1所述的嵌入式SRAM芯片，其中，所述写入辅助电路包括与所述多个第一SRAM单元中的CVdd线连接的基于列的电压控制电路；
其中，在选择的存储单元的写入操作期间，所述电压控制电路被配置为将选择的单元的CVdd线的电压降低预定的电压，其中，所述预定的电压在50毫伏(mV)至600mV的范围内。
8.根据权利要求7所述的嵌入式SRAM芯片，其中，所述电压控制电路包括：一个电压输入节点，其中，所述电压输入节点电连接至SRAM外围Vdd电源线；
一个电压输出节点，其中，所述电压输出节点电连接至一条CVdd线；以及一个使能输入节点，其中，所述使能输入节点包括：写入周期，其中，所述电压输出节点被配置为提供比输入电压低的电压；以及读取周期，其中，所述电压输出节点被配置为提供与所述输入电压相等的电压或被配置为提供比所述输入电压高的电压。
9.根据权利要求1所述的嵌入式SRAM芯片，其中，所述多个第一SRAM单元的每个单元的PD晶体管都包括第一沟道宽度，以及所述多个第二SRAM单元的每个单元的PD晶体管都包括第二沟道宽度，其中，所述第一沟道宽度比所述第二沟道宽度宽至少10％。
10.根据权利要求1所述的嵌入式SRAM芯片，其中，所述第一外围电路包括：第一写入驱动器；
第一感测放大器；和
写入辅助电路，
以及，其中，所述第二外围电路包括：第二写入驱动器；以及
第二感测放大器。
11.一种嵌入式静态随机存取存储器SRAM芯片，包括：第一单端口SP SRAM宏，其中，所述第一SP SRAM宏包括：第一外围电路，和
多个第一SRAM单元，其中，所述多个第一SRAM单元的每个单元都包括：第一交叉耦合反相器，包括数据储存节点，和第二交叉耦合反相器，包括数据条储存节点；
其中每个反相器都包括：
P-型单FinFET PU晶体管；
N-型单FinFET PD晶体管；
第一通道栅PG晶体管；
第二PG晶体管，其中，每个PG晶体管都是N-型单FinFET晶体管；
CVdd线；
CVss线；
位线；
位线条；
字线；
第一形状，包括：
第一X-节距X1，和
第一Y-节距Y1；
第二SP SRAM宏，其中，所述第二SP SPAM宏包括：第二外围电路，和
多个第二SRAM单元，其中，所述多个第二SRAM单元中的每个单元都包括：第三交叉耦合反相器，包括数据储存节点；和第四交叉耦合反相器，包括数据条储存节点；
其中，每个反相器都包括：
P-型单FinFET PU晶体管，和N-型PD晶体管，其中，所述PD晶体管包括至少两个以并联结构电连接的FinFET晶体管；
第三PG晶体管，和
第四PG晶体管，其中，所述第三PG晶体管和所述第四PG晶体管中的每个均包括至少两个以并联结构电连接的FinFET晶体管；
CVdd线；
CVss线；
位线；
位线条；
字线；
第二形状，包括：
第二X-节距X2，和
第二Y-节距Y2；
其中，所述多个第一SRAM单元的每个单元都电连接至写入辅助电路，所述写入辅助电路被配置为辅助所述多个第一SRAM单元的每个单元的写入周期能力；
其中，所述写入辅助电路包括负电压发生器，所述负电压发生器电连接至所述多个第一SARM单元的每个单元的所述位线和所述位线条；
其中，在所述嵌入式SRAM芯片的写入周期期间，所述位线被放电至低压态，而所述位线条被预充电至高压态；以及其中，所述负电压发生器被配置为当启用所述负电压发生器时将位线电压降低至低于所述低压态；
其中，所述多个第二SRAM单元的每个单元都不包括写入辅助电路；以及其中，X1与Y1的长度比大于2，而X2与X1的长度比大于1.15。
12.根据权利要求11所述的嵌入式SRAM芯片，其中，X2与Y1的单元节距比等于2.8；以及X2与X1的长度比等于1.235。
13.根据权利要求11所述的嵌入式SRAM芯片，还包括：第一金属层；和
第二金属层，其中，所述第二金属层位于所述第一金属层之上；
其中，所述多个第一SRAM单元的每个单元都还包括：第一CVdd线；
第一CVss线；
第二CVss线；
第一位线；
第一位线条，其中，所述第一CVdd线、所述第一位线和所述第一位线条都位于所述第一金属层处，以及第一字线，其中，所述第一CVss线、所述第二CVss线和所述第一字线都位于所述第二金属层处；
其中，所述多个第二SRAM单元的每个单元都还包括：第二CVdd线；
第三CVss线；
第四CVss线；
第二位线；
第二位线条，其中，所述第二CVdd线、所述第二位线和所述第二位线条均位于所述第一金属层处；以及第二字线，其中，所述第三CVss线、所述第四CVss线和所述第二字线均位于所述第二金属层处。
14.根据权利要求13所述的嵌入式SRAM芯片，还包括：第三金属层，其中，所述第三金属层位于所述第二金属层之上，并且其中，所述多个第二SRAM单元中的每个单元都还包括第三字线，其中，所述第二字线电连接至所述第三字线。
15.一种嵌入式静态随机存取存储器SRAM芯片，包括：第一单端口SP SRAM阵列，其中，所述第一SP SRAM阵列包括多个第一SRAM单元，其中，所述多个第一SRAM单元的每个单元都包括：第一交叉耦合反相器，包括数据储存节点，和第二交叉耦合反相器，包括数据条储存节点；
其中，每个反相器都包括：
P-型单FinFET PU晶体管；
N-型单FinFET PD晶体管；
第一通道栅PG晶体管；
第二PG晶体管，其中，每个PG晶体管都是N-型单FinFET晶体管；
第一CVdd线，其中，所述第一CVdd线电连接至第一电源；
CVss线；
位线；
位线条；
字线；
第一形状，包括：
第一X-节距X1，和
第一Y-节距Y1；
第二SP SRAM阵列，其中，所述第二SP SRAM阵列包括多个第二SRAM单元，其中，所述多个第二SRAM单元的每个单元都包括：第三交叉耦合反相器，包括数据储存节点；和第四交叉耦合反相器，包括数据条储存节点；
其中，每个反相器都包括：
P-型单FinFET PU晶体管，和N-型PD晶体管，其中，所述PD晶体管包括至少两个以并联结构电连接的FinFET晶体管；
第三PG晶体管，和
第四PG晶体管，其中，所述第三PG晶体管和所述第四PG晶体管中的每个均包括至少两个以并联结构电连接的FinFET晶体管；
第二CVdd线，其中，所述第二CVdd线电连接至第二电源，其中，所述第一电源被配置为提供比所述第二电源大至少40毫伏(mV)的电压；
CVss线；
位线；
位线条；
字线；
第二形状，包括：
第二X-节距X2，和
第二Y-节距Y2；
其中，所述多个第一SRAM单元的每个单元都电连接至写入辅助电路，其中，所述写入辅助电路被配置为辅助所述多个第一SRAM单元的每个单元的写入周期能力；
其中，所述写入辅助电路包括负电压发生器，所述负电压发生器电连接至所述多个第一SARM单元的每个单元的所述位线和所述位线条；
其中，在所述嵌入式SRAM芯片的写入周期期间，所述位线被放电至逻辑低压态，而所述位线条被预充电至逻辑高压态；以及其中，所述负电压发生器被配置为当启用所述负电压发生器时将位线电压降低至低于所述低压态；
其中，所述多个第二SRAM单元的每个单元都不包括写入辅助电路；以及其中，X1与Y1的长度比大于2，以及X2与X1的长度比大于1.15。
16.根据权利要求15所述的嵌入式SRAM芯片，其中，所述多个第一SRAM单元的每个单元的PU晶体管的阈值电压都比所述多个第二SRAM单元的每个单元的PU晶体管的阈值电压大至少20mV。
17.根据权利要求15所述的嵌入式SRAM芯片，其中，所述多个第一SRAM单元的每个单元的字线都电连接至第一字线驱动电路，其中，所述第一字线驱动电路电连接至所述第一电源；以及其中，所述多个第二SRAM单元的每个单元的所述字线都电连接至第二字线驱动电路，其中，所述第二字线驱动电路电连接至所述第二电源。
18.根据权利要求17所述的嵌入式SRAM芯片，其中，所述多个第一SRAM单元的每个单元的所述位线都电连接至所述第一字线驱动电路，其中，所述第一字线驱动电路电连接至第三电源；以及其中，所述多个第二SRAM单元的每个单元的所述位线都电连接至所述第二字线驱动电路，其中，所述第二字线驱动电路电连接至第四电源，其中，由所述第三电源提供的电压等于所述第四电源。
19.根据权利要求18所述的嵌入式SRAM芯片，其中，由所述第二电源提供的电压等于所述第三电源和所述第四电源。
20.根据权利要求15所述的嵌入式SRAM芯片，还包括：第一金属层；和
第二金属层，其中，所述第二金属层位于所述第一金属层之上；
其中，所述多个第一SRAM单元的每个单元都还包括：第一CVdd线；
第一CVss线；
第二CVss线；
第一位线；
第一位线条，其中，所述第一CVdd线、所述第一位线和所述第一位线条都位于所述第一金属层处，以及第一字线，其中，所述第一CVss线、所述第二CVss线和所述第一字线都位于所述第二金属层处；
其中，所述多个第二SRAM单元中的每个单元都还包括：第二CVdd线；
第三CVss线；
第四CVss线；
第二位线；
第二位线条，其中，所述第二CVdd线、所述第二位线和所述第二位线条均位于所述第一金属层处；以及第二字线，其中，所述第三CVss线、所述第四CVss线和所述第二字线均位于所述第二金属层处。
说明书 :
存储器芯片和用于制造存储器芯片的布局设计
技术领域
[0001] 本发明涉及半导体集成电路器件，更具体地，涉及存储器芯片和用于制造存储器芯片的布局设计。
背景技术
[0002] 半导体集成电路(IC)产业已经生产了多种多样的数字器件以解决许多不同领域中的问题。这些数字器件中的一些电连接至用于储存数字数据的静态随机存取存储(SRAM)器件。随着IC变得更小和更复杂，串扰效应和布线电阻进一步影响IC性能。
发明内容
[0003] 为了解决现有技术中的问题，本发明提供了一种嵌入式同步随机存取存储器(SRAM)芯片，包括：第一单端口(SP)SRAM宏，其中，所述第一宏包括：第一外围电路，和多个第一SRAM单元，其中，所述多个第一SRAM单元中的每个单元都包括：第一交叉耦合反相器，包括数据储存节点，和第二交叉耦合反相器，包括数据条储存节点；其中每个反相器都包括：P-型单FinFET晶体管(PU)；N-型单FinFET晶体管(PD)；第一通道栅(PG)晶体管；第二PG晶体管，其中，每个PG晶体管都是N-型单FinFET晶体管；CVdd线；CVss线；位线；位线条；字线；形状，所述形状是矩形单元形状，其中，所述第一形状包括：第一X-节距(X1)，和第一Y-节距(Y1)；第二SP SRAM宏，其中，所述第二SP SPAM宏包括：第二外围电路，和多个第二SRAM单元，其中，所述多个第二SRAM单元中的每个单元都包括：第三交叉耦合反相器，包括数据储存节点；和第四交叉耦合反相器，包括数据条储存节点；其中，每个反相器都包括：P-型单FinFET晶体管(PU)，和N-型(PD)晶体管，其中，所述PD晶体管包括至少两个以并联结构电连接的FinFET晶体管；第三PG晶体管，和第四PG晶体管，其中，所述第三PG晶体管和所述第四PG晶体管中的每个均包括至少两个以并联结构电连接的FinFET晶体管；CVdd线；CVss线；位线；位线条；字线；形状，所述形状是矩形单元形状，其中，所述第二形状包括：第二X-节距(X2)，和第二Y-节距(Y2)；其中，所述多个第一SRAM单元中的每个单元都电连接至写入辅助电路，其中，所述写入辅助电路被配置为辅助所述多个第一SRAM单元中的每个单元的写入周期能力；其中，所述多个第二SRAM单元中的每个单元都不包括写入辅助电路；以及其中，X1与Y1的长度比基本上大于2，Y1与Y2的尺寸比基本上相同，而X2与X1的长度比基本上大于1.15。
[0004] 在上述嵌入式SRAM芯片中，其中，X2与Y1的单元节距比基本上等于2.8；以及X2与X1的长度比基本上等于1.235。
[0005] 在上述嵌入式SRAM芯片中，其中，所述写入辅助电路包括负电压发生器，所述负电压发生器电连接至所述多个第一SARM单元的每个单元的所述位线和所述位线条；其中，在所述嵌入式SRAM芯片的写入周期期间，所述位线被放电至逻辑低压态，而所述位线条被预充电至逻辑高压态；以及所述负电压发生器被配置为当启用所述负电压发生器时将位线电压降低至低于所述低压态。
[0006] 在上述嵌入式SRAM芯片中，其中，所述嵌入式SRAM芯片还包括：第一金属层；和第二金属层，其中，所述第二金属层位于所述第一金属层之上；其中，所述多个第一SRAM单元的每个单元都还包括：第一CVdd线；第一CVss线；第二CVss线；第一位线；第一位线条，其中，所述第一CVdd线、所述第一位线和所述第一位线条都位于所述第一金属层处，以及第一字线，其中，所述第一CVss线、所述第二CVss线和所述第一字线都位于所述第二金属层处；其中，所述多个第二SRAM单元的每个单元都还包括：第二CVdd线；第三CVss线；第四CVss线；第二位线；第二位线条，其中，所述第二CVdd线、所述第二位线和所述第二位线条均位于所述第一金属层处；以及第二字线，其中，所述第三CVss线、所述第四CVss线和所述第二字线均位于所述第二金属层处。
[0007] 在上述嵌入式SRAM芯片中，其中，所述嵌入式SRAM芯片还包括：第三金属层，其中，所述第三金属层位于所述第二金属层之上，并且其中，所述多个第二SRAM单元的每个单元都还包括第三字线，其中，所述第二字线电连接至所述第三字线。
[0008] 在上述嵌入式SRAM芯片中，其中，所述嵌入式SRAM芯片，还包括：第一金属层；以及第二金属层，其中，所述第二金属层位于所述第一金属层之上；其中，所述多个第一SRAM单元中的每个单元都还包括：第一CVdd线；第一CVss线；第二CVss线；第一位线；第一位线条，其中，所述第一CVdd线、所述第一位线和所述第一位线条都位于所述第一金属层处，以及第一字线，其中，所述第一CVss线、所述第二CVss线和所述第一字线都位于所述第二金属层处；其中，所述多个第二SRAM单元的每个单元都还包括：第二CVdd线；第三CVss线；第四CVss线；第五CVSS线，所述第五CVSS线相对于单元边界设置并且与相邻的单元共享，其中，所述单元边界位于两个相邻的单元之间；第二位线；第二位线条，其中，所述第二CVdd线、所述第三CVss线、所述第四CVss线、所述第二位线和所述第二位线条均位于所述第一金属层处；以及第二字线，其中，所述第五CVss线和所述第二字线均位于所述第二金属层处。
[0009] 在上述嵌入式SRAM芯片中，其中，所述写入辅助电路包括与所述单元CVdd线连接的基于列的电压控制电路；其中，在选择的存储单元的写入操作期间，所述电压控制电路被配置为将所述选择的单元的CVdd线的电压降低预定的电压，其中，所述预定的电压在50毫伏(mV)至600mV的范围内。
[0010] 在上述嵌入式SRAM芯片中，其中，所述电压控制电路包括：一个电压输入节点，其中，所述电压输入节点电连接至SRAM外围Vdd电源线；一个电压输出节点，其中，所述电压节点电连接至一条CVdd线；以及一个使能输入节点，其中，所述使能输入节点包括：写入周期，其中，所述电压输出节点被配置为提供比输入电压低的电压；以及读取周期，其中，所述电压输出节点被配置为提供与所述输入电压基本上相等的电压或被配置为提供比所述输入电压高的电压。
[0011] 在上述嵌入式SRAM芯片中，其中，所述多个第一SRAM单元的每个单元的PD晶体管都包括第一沟道宽度，以及所述多个第二SRAM单元的每个单元的PD晶体管都包括第二沟道宽度，其中，所述第一沟道宽度比所述第二沟道宽度宽至少10％。
[0012] 在上述嵌入式SRAM芯片中，其中，所述第一外围电路包括：第一写入驱动器；第一感测放大器；和写入辅助电路，以及，其中，所述第二外围电路包括：第二写入驱动器；以及第二感测放大器。
[0013] 根据本发明的另一个方面，提供了一种嵌入式同步随机存取存储器(SRAM)芯片，包括：第一单端口(SP)SRAM宏，其中，所述第一宏包括：第一外围电路，和多个第一SRAM单元，其中，所述多个第一SRAM单元的每个单元都包括：第一交叉耦合反相器，包括数据储存节点，和第二交叉耦合反相器，包括数据条储存节点；其中每个反相器都包括：P-型单FinFET晶体管(PU)；N-型单FinFET晶体管(PD)；第一通道栅(PG)晶体管；第二PG晶体管，其中，每个PG晶体管都是N-型单FinFET晶体管；CVdd线；CVss线；位线；位线条；字线；第一形状，包括：第一X-节距(X1)，和第一Y-节距(Y1)；第二SP SRAM宏，其中，所述第二SP SPAM宏包括：第二外围电路，和多个第二SRAM单元，其中，所述多个第二SRAM单元中的每个单元都包括：第三交叉耦合反相器，包括数据储存节点；和第四交叉耦合反相器，包括数据条储存节点；其中，每个反相器都包括：P-型单FinFET晶体管(PU)，和N-型(PD)晶体管，其中，所述PD晶体管包括至少两个以并联结构电连接的FinFET晶体管；第三PG晶体管，和第四PG晶体管，其中，所述第三PG晶体管和所述第四PG晶体管中的每个均包括至少两个以并联结构电连接的FinFET晶体管；CVdd线；CVss线；位线；位线条；字线；第二形状，包括：第二X-节距(X2)，和第二Y-节距(Y2)；其中，所述多个第一SRAM单元的每个单元都电连接至写入辅助电路，所述写入辅助电路被配置为辅助所述多个第一SRAM单元的每个单元的写入周期能力；其中，所述写入辅助电路包括负电压发生器，所述负电压发生器电连接至所述多个第一SARM单元的每个单元的所述位线和所述位线条；其中，在所述嵌入式SRAM芯片的写入周期期间，所述位线被放电至低压(Vss)态，而所述位线条被预充电至高压(Vdd)态；以及其中，所述负电压发生器被配置为当启用所述负电压发生器时将位线电压降低至低于所述低压态；其中，所述多个第二SRAM单元的每个单元都不包括写入辅助电路；以及其中，X1与Y1的长度比基本上大于2，而X2与X1的长度比基本上大于1.15。
[0014] 在上述嵌入式SRAM芯片中，其中，X2与Y1的单元节距比基本上等于2.8；以及X2与X1的长度比基本上等于1.235。
[0015] 在上述嵌入式SRAM芯片中，其中，所述嵌入式SRAM芯片还包括：第一金属层；和第二金属层，其中，所述第二金属层位于所述第一金属层之上；其中，所述多个第一SRAM单元的每个单元都还包括：第一CVdd线；第一CVss线；第二CVss线；第一位线；第一位线条，其中，所述第一CVdd线、所述第一位线和所述第一位线条都位于所述第一金属层处，以及第一字线，其中，所述第一CVss线、所述第二CVss线和所述第一字线都位于所述第二金属层处；其中，所述多个第二SRAM单元的每个单元都还包括：第二CVdd线；第三CVss线；第四CVss线；第二位线；第二位线条，其中，所述第二CVdd线、所述第二位线和所述第二位线条均位于所述第一金属层处；以及第二字线，其中，所述第三CVss线、所述第四CVss线和所述第二字线均位于所述第二金属层处。
[0016] 在上述嵌入式SRAM芯片中，其中，所述嵌入式SRAM芯片还包括：第三金属层，其中，所述第三金属层位于所述第二金属层之上，并且其中，所述多个第二SRAM单元中的每个单元都还包括第三字线，其中，所述第二字线电连接至所述第三字线。
[0017] 根据本发明的又一个方面，提供了一种嵌入式同步随机存取存储器(SRAM)芯片，包括：第一单端口(SP)SRAM阵列，其中，所述第一SRAM阵列包括多个第一SRAM单元，其中，所述多个第一SRAM单元的每个单元都包括：第一交叉耦合反相器，包括数据储存节点，和第二交叉耦合反相器，包括数据条储存节点；其中，每个反相器都包括：P-型单FinFET晶体管(PU)；N-型单FinFET晶体管(PD)；第一通道栅(PG)晶体管；第二PG晶体管，其中，每个PG晶体管都是N-型单FinFET晶体管；第一CVdd线，其中，所述第一CVdd线电连接至第一电源；CVss线；位线；位线条；字线；第一形状，包括：第一X-节距(X1)，和第一Y-节距(Y1)；第二SP SRAM阵列，其中，所述第二SRAM阵列包括多个第二SRAM单元，其中，所述多个第二SRAM单元的每个单元都包括：第三交叉耦合反相器，包括数据储存节点；和第四交叉耦合反相器，包括数据条储存节点；其中，每个反相器都包括：P-型单FinFET晶体管(PU)，和N-型(PD)晶体管，其中，所述PD晶体管包括至少两个以并联结构电连接的FinFET晶体管；第三PG晶体管，和第四PG晶体管，其中，所述第三PG晶体管和所述第四PG晶体管中的每个均包括至少两个以并联结构电连接的FinFET晶体管；第二CVdd线，其中，所述第二CVdd线电连接至第二电源，其中，所述第一电源被配置为提供比所述第二电源大至少40毫伏(mV)的电压；CVss线；位线；位线条；字线；第二形状，包括：第二X-节距(X2)，和第二Y-节距(Y2)；其中，所述多个第一SRAM单元的每个单元都电连接至写入辅助电路，其中，所述写入辅助电路被配置为辅助所述多个第一SRAM单元的每个单元的写入周期能力；其中，所述写入辅助电路包括负电压发生器，所述负电压发生器电连接至所述多个第一SARM单元的每个单元的所述位线和所述位线条；其中，在所述嵌入式SRAM芯片的写入周期期间，所述位线被放电至逻辑低压态，而所述位线条被预充电至逻辑高压态；以及其中，所述负电压发生器被配置为当启用所述负电压发生器时将位线电压降低至低于所述低压态；其中，所述多个第二SRAM单元的每个单元都不包括写入辅助电路；以及其中，X1与Y1的长度比基本上大于2，以及X2与X1的长度比基本上大于1.15。
[0018] 在上述嵌入式SRAM芯片中，其中，所述多个第一SRAM单元的每个单元的所述PU晶体管的阈值电压都比所述多个第二SRAM单元的每个单元的所述PU晶体管的阈值电压大至少20mV。
[0019] 在上述嵌入式SRAM芯片中，其中，所述多个第一SRAM单元的每个单元的字线都电连接至第一字线驱动电路，其中，所述第一字线驱动电路电连接至所述第一电源；以及其中，所述多个第二SRAM单元的每个单元的所述字线都电连接至第二字线驱动电路，其中，所述第二字线驱动电路电连接至所述第二电源。
[0020] 在上述嵌入式SRAM芯片中，其中，所述多个第一SRAM单元的每个单元的所述位线都电连接至所述第一字线驱动电路，其中，所述第一字线驱动电路电连接至第三电源；以及其中，所述多个第二SRAM单元的每个单元的所述位线都电连接至所述第二字线驱动电路，其中，所述第二字线驱动电路电连接至第四电源，其中，由所述第三电源提供的电压基本上等于所述第四电源。
[0021] 在上述嵌入式SRAM芯片中，其中，由所述第二电源提供的电压基本上等于所述第三电源和所述第四电源。
[0022] 在上述嵌入式SRAM芯片中，其中，所述嵌入式SRAM芯片还包括：第一金属层；和第二金属层，其中，所述第二金属层位于所述第一金属层之上；其中，所述多个第一SRAM单元的每个单元都还包括：第一CVdd线；第一CVss线；第二CVss线；第一位线；第一位线条，其中，所述第一CVdd线、所述第一位线和所述第一位线条都位于所述第一金属层处，以及第一字线，其中，所述第一CVss线、所述第二CVss线和所述第一字线都位于所述第二金属层处；其中，所述多个第二SRAM单元中的每个单元都还包括：第二CVdd线；第三CVss线；第四CVss线；第二位线；第二位线条，其中，所述第二CVdd线、所述第二位线和所述第二位线条均位于所述第一金属层处；以及第二字线，其中，所述第三CVss线、所述第四CVss线和所述第二字线均位于所述第二金属层处。
附图说明
[0023] 当结合附图进行阅读时，根据下面详细的描述可以更好地理解本发明的各个方面。应该注意的是，根据工业中的标准实践，对各种部件没有按比例绘制。实际上，为了清楚讨论起见，各种部件的尺寸可以被任意增大或缩小。
[0024] 图1A是根据一个或多个实施例的存储单元的示意图。
[0025] 图1B是根据一个或多个实施例的存储单元的示意图。
[0026] 图2A是根据一个或多个实施例的图1A中的存储单元的布局图的一部分。
[0027] 图2B是根据一个或多个实施例的图1A中的存储单元的布局图的一部分。
[0028] 图3A是根据一个或多个实施例的图2A中的存储单元的布局图的一部分。
[0029] 图3B是根据一个或多个实施例的图2B中的存储单元的布局图的一部分。
[0030] 图4是根据一个或多个实施例的存储器电路的框图。
[0031] 图5A是根据一个或多个实施例的图4中的存储器电路的框图。
[0032] 图5B是根据一个或多个实施例的施加给图5A中的存储器电路的信号的波形图。
[0033] 图6A是根据一个或多个实施例的存储器电路的框图。
[0034] 图6B是根据一个或多个实施例的施加给图6A中的存储器电路的信号的波形图。
[0035] 图7A是根据一个或多个实施例的存储器电路的框图。
[0036] 图7B是根据一个或多个实施例的存储器电路的框图。
[0037] 图8A是根据一个或多个实施例的图7A中的存储单元的布局图的一部分。
[0038] 图8B是根据一个或多个实施例的图7B中的存储单元的布局图的一部分。
[0039] 图9A是根据一个或多个实施例的图8A中的存储单元的布局图的一部分。
[0040] 图9B是根据一个或多个实施例的图8A中的存储单元的布局图的一部分。
[0041] 图10是根据一个或多个实施例的存储单元的一部分的侧视图。
[0042] 图11A是根据一个或多个实施例的FinFET晶体管的侧视图。
[0043] 图11B是根据一个或多个实施例的FinFET晶体管的侧视图。
具体实施方式
[0044] 为了实施所提供主题的不同特征，以下公开提供了许多不同的实施例或实例。以下描述了部件和布置的特定实例以简化本发明。当然这些仅仅是实例并不旨在限定。例如，以下描述中第一部件形成在第二部件上方或上可包括其中第一和第二部件以直接接触形成的实施例，并且也可包括其中额外的部件形成在第一和第二部件之间，使得第一和第二部件不直接接触的实施例。再者，本发明可在各个实例中重复参照数字和/或字母。该重复是为了简明和清楚，而且其本身没有规定所述各种实施例和/或结构之间的关系。
[0045] 另外，可以在本文中使用诸如“下面”、“在…之下”、“下部”、“在…之上”、“上部”等的空间相对术语以便于说明书描述附图中示出的一个元件或部件与另一个(些)元件或部件的关系。空间相对术语意图涵盖使用或操作中的器件的除了附图中示出的方位之外的不同方位。装置可以以其他方位定向(旋转90度或处于其他方位)，并且本文使用的空间相对描述符可以相应地以类似的方式进行解释。
[0046] 图1是根据一个或多个实施例的存储单元100的示意图。在一些实施例中，存储单元100是一个或多个单端口(SP)静态随机存取存储器(SRAM)单元的一部分。在一些实施例中，存储单元100是嵌入式SRAM存储单元阵列的一部分。在一些实施例中，写入端口或读取端口是存储单元100的一部分。在一些实施例中，额外的写入端口和/或读取端口是存储单元100的一部分。在一些实施例中，存储单元100使用六个之外数目的晶体管。在一些实施例中，存储单元100可用于存储单元阵列。存储单元100的示意图是将被改变以形成其他结构的基础，诸如本文中描述的那些(例如，图1B、图2A至图2B、图3A至图3B、图4、图5A、图6A、图7A至图7B、图8A至图8B和图9A至图9B)。在一些实施例中，存储单元100可用作图4中示出的存储单元阵列402中的单位单元。在一些实施例中，存储单元100可用作图7A中示出的存储单元阵列702中的单位单元。在一些实施例中，存储单元100可用作图7B中示出的存储单元阵列702中的单位单元。
[0047] 存储单元100包括与n型金属氧化物半导体(NMOS)晶体管PG-1连接的交叉耦合反相器102(图1B中示出)以及与NMOS晶体管PG-2连接的交叉耦合反相器104(图1B中示出)。在一些实施例中，交叉耦合反相器102和104形成存储单位。在一些实施例中，存储单元100包括三维栅极结构，例如，鳍式场效应晶体管(FinFET)。在一些实施例中，存储单元100是能够在单晶体管级实现超高密度集成的三维(3D)结构的一部分。在3D IC中，每层器件层都被依序地制造并堆叠在先前的层上。
[0048] 交叉耦合反相器102包括p型金属氧化物半导体(PMOS)晶体管PU-1和NMOS晶体管PD-1。交叉耦合反相器104包括PMOS晶体管PU-2和NMOS晶体管PD-2。
[0049] 每个PMOS晶体管PU-1、PU-2的源极端子都与电源电压(CVDD)端子电连接。每个PMOS晶体管PU-1、PU-2的漏极端子都分别在相应的节点MT和MB处与每个NMOS晶体管PD-1、PD-2的漏极端子电连接。PMOS晶体管PU-1的栅极端子与NMOS晶体管PD-1的栅极端子和NMOS晶体管PD-2的漏极端子电连接。同样地，PMOS晶体管PU-2的栅极端子与NMOS晶体管PD-2的栅极端子和NMOS晶体管PD-1的漏极端子电连接。NMOS晶体管PD-1和PD-2的源极端子与接地参考节点CVSS电连接。在一些实施例中，接地参考节点CVSS对应于接地电压。
[0050] 在一些实施例中，PMOS晶体管PU-1和PU-2被称为上拉(PU)器件。在一些实施例中，NMOS晶体管PD-1和PD-2被称为下拉(PD)器件。在一些实施例中，NMOS晶体管PG-1和PG-2被称为通道栅(PG)器件。
[0051] NMOS晶体管PG-1被配置为选择性地将交叉耦合反相器102和104连接至第一位线BL。在一些实施例中，NMOS晶体管PG-1连接在第一位线BL和参考节点MT之间。NMOS晶体管PG-1的栅极与第一字线WL连接。NMOS晶体管PG-1和NMOS晶体管PG-2都被配置为基于由字线WL提供的信号激活。
[0052] NMOS晶体管PG-2被配置为选择性地将交叉耦合反相器102和104连接至第一位线条BLB。在一些实施例中，NMOS晶体管PG-2连接在第一位线条BLB和参考节点MB之间。NMOS晶体管PG-2的栅极与字线WL连接。应该注意，本文使用的术语“条”表示逻辑反相信号。
[0053] 在一些实施例中，存储单元100是全单鳍单元(例如，NMOS晶体管PD-1、PD-2、PG-1和PG-2，以及PMOS晶体管PU-1和PU-2中的每一个都是单鳍晶体管器件)。在一些实施例中，存储单元100是多鳍单元(例如，NMOS晶体管PD-1、PD-2、PG-1和PG-2中的每一个都是多鳍晶体管器件)。在一些实施例中，多鳍晶体管器件是包括多于一个的鳍器件的晶体管器件。
[0054] 在一些实施例中，在高密度存储单元中，存储单元100中的每个晶体管器件都是全单鳍单元。在一些实施例中，在高密度存储单元中，利用一个或多个写入辅助电路以改进存储单元中的每个晶体管的Vcc_min。
[0055] 在一些实施例中，在高稳定性存储单元中，存储单元100中的每个NMOS晶体管PD-1、PD-2、PG-1和PG-2都是多鳍单元而每个PMOS晶体管PU-1和PU-2都是单鳍单元。在一些实施例中，在高稳定性存储单元中，未利用写入辅助电路以改进存储单元中的每个晶体管的Vcc_min。
[0056] 在一些实施例中，存储单元100是单SRAM存储芯片的一部分。在一些实施例中，一个或多个单鳍型单元和一个或多个多鳍型单元在单SRAM存储芯片中形成。在一些实施例中，单SRAM芯片包括嵌入式SRAM存储单元阵列。在一些实施例中，单SRAM存储芯片包括嵌入式SRAM存储单元阵列和写入辅助电路，其中嵌入式SRAM存储单元阵列的至少一部分电连接至写入辅助电路。
[0057] 图1B是根据一个或多个实施例的存储单元100’的示意图。存储单元100’是具有相似元件的存储单元100(在图1A中示出)的实施例。如图1B所示，相似的元件具有与图1A所示相同的参考数字。与存储单元100(在图1A中示出)相比，存储单元100’包括交叉耦合反相器102和104。存储单元100’是存储单元100的等效电路。交叉耦合反相器102是PMOS晶体管PU-
1和NMOS晶体管PD-1的等效电路。交叉耦合反相器104是PMOS晶体管PU-2和NMOS晶体管PD-2的等效电路。
1和NMOS晶体管PD-1的等效电路。交叉耦合反相器104是PMOS晶体管PU-2和NMOS晶体管PD-2的等效电路。
[0058] 图2A是根据一个或多个实施例的图1A中的存储单元100的布局图200的一部分。图2A中示出的布局图200的部件与图1A至图1B中描绘的具有相同参考数字的部件相同或相似，因此省略其详细描述。尽管布局图200示出通孔(例如，通孔1)，但为了便于查看未示出第一金属层。金属层M0(未示出)包括栅极接触件、对接接触件和较长接触件。在一些实施例中，栅极接触件、对接接触件和较长接触件被称为局部互连件(LI)。
[0059] 布局图200是单鳍存储单元的实施例。布局图200包括N-阱区N_阱、以及P-阱区P_阱1和P_阱-1。单元边界204限定单位单元202。单位单元202包括晶体管器件PU-1、PU-2、PD-1、PD-2、PG-1和PG-2。在一些实施例中，单位单元202是6晶体管(6T)结构。在一些实施例中，单位单元202的形状是矩形单元形状。单位单元202包括第一X-节距X1和第一Y-节距Y1。在一些实施例中，单位单元202是被配置为连接至写入辅助电路的单鳍存储单元。
[0060] 图2A中示出的布局200的PD晶体管(例如，PD-1和PD-2)包括第一沟道宽度(鳍宽度-1)。图2B中示出的布局200’的PD晶体管(例如，PD-1和PD-2)包括第二沟道宽度(鳍宽度-2)。在一些实施例中，第一沟道宽度(鳍宽度-1)比第二沟道宽度(鳍宽度-2)宽至少10％。
[0061] 图2B是根据一个或多个实施例的图1A中的存储单元100的布局图200’的一部分。图2B中示出的布局图200’的部件与图1A至图1B中描绘的具有相同参考数字的部件相同或相似，因此省略其详细描述。尽管布局图200’示出通孔(例如，通孔1)，为了便于查看未示出第一金属层。金属层M0(未示出)包括栅极接触件、对接接触件和较长接触件。在一些实施例中，栅极接触件、对接接触件和较长接触件被称为局部互连件(LI)。
[0062] 布局图200’是混合多鳍/单鳍存储单元的实施例。例如，如图2B所示，晶体管器件PU-1和PU-2是单鳍晶体管器件，而晶体管器件PD-1、PD-2、PG-1和PG-2是多鳍晶体管器件。
[0063] 布局图200’包括N-阱区N_阱、以及P-阱区P_阱1和P_阱-1。单元边界204’限定单位单元202。单位单元202包括晶体管器件PU-1、PU-2、PD-1、PD-2、PG-1和PG-2。在一些实施例中，单位单元202’是6T结构。在一些实施例中，单位单元202’的形状是矩形单元形状。单位单元202’包括第二X-节距X2和第二Y-节距Y2。在一些实施例中，第二X-节距X2大于第一X-节距X1。在一些实施例中，第一Y-节距Y1基本上等于第二Y-节距Y2。在一些实施例中，单位单元202’包括被配置为不连接至写入辅助电路的多鳍/单鳍混合存储单元。在一些实施例中，X2与Y1(X2/Y1)的单元节距比基本上等于2.8。在一些实施例中，X2与X1(X2/X1)的长度比基本上等于1.235。
[0064] 在一些实施例中，晶体管器件PD-1包括至少两个并联连接的晶体管器件，从而使得每个晶体管的源极端子都连接在一起，每个晶体管的漏极端子都连接在一起，以及每个晶体管的栅极端子都连接在一起。
[0065] 在一些实施例中，晶体管器件PD-2包括至少两个并联连接的晶体管器件，从而使得每个晶体管的源极端子都连接在一起，每个晶体管的漏极端子都连接在一起，以及每个晶体管的栅极端子都连接在一起。
[0066] 在一些实施例中，晶体管器件PG-1包括至少两个并联连接的晶体管器件，从而使得每个晶体管的源极端子都连接在一起，每个晶体管的漏极端子都连接在一起，以及每个晶体管的栅极端子都连接在一起。
[0067] 在一些实施例中，晶体管器件PG-2包括至少两个并联连接的晶体管器件，从而使得每个晶体管的源极端子都连接在一起，每个晶体管的漏极端子都连接在一起，以及每个晶体管的栅极端子都连接在一起。
[0068] 图3A是根据一个或多个实施例的图2A中的存储单元的布局图300的一部分。布局图300是具有相似元件的布局图200(图2A中示出)的实施例。如图3A所示，相似元件具有与如图2A所示相同的参考数字。
[0069] 布局图300包括单位单元202和导线(例如，参考电压CVDD、位线BL、位线条BLB、字线导体WL、第一接地参考节点第一CVSS和第二接地参考节点第二CVSS)。
[0070] 在一些实施例中，利用一个或多个金属层以将一条或多条导线电连接至单位单元202。在一些实施例中，如果利用了不止一个金属层，随后的金属层堆叠在先前的金属层之上。在一些实施例中，两条以上的导线都位于相同的金属层上。在一些实施例中，一条或多条导线分别位于不同的金属层上。
[0071] 在一些实施例中，参考电压CVDD、位线BL和位线条BLB位于第一金属层上。在一些实施例中，参考电压CVDD、位线BL和位线条BLB位于共用金属层上。在一些实施例中，字线导体WL、第一接地参考节点第一CVSS和第二接地参考节点第二CVSS位于第二金属层上。在一些实施例中，字线导体WL、第一接地参考节点第一CVSS和第二接地参考节点第二CVSS位于共用金属层上。在一些实施例中，第二金属层位于第一金属层之上。在一些实施例中，布局图300包括第三金属层。在一些实施例中，第三金属层位于第二金属层之上。
[0072] 图3B是根据一个或多个实施例的图2B中的存储单元的布局图300’的一部分。布局图300’是具有相似元件的布局图200’(图2B中示出)的实施例。如图3B所示，相似元件具有与图2B所示相同的参考数字。
[0073] 布局图300’包括单位单元202’和导线(例如，参考电压CVDD、位线BL、位线条BLB、字线导体WL、第一接地参考节点第一CVSS和第二接地参考节点第二CVSS)。
[0074] 在一些实施例中，利用一个或多个金属层以将一条或多条导线电连接至单位单元202’。在一些实施例中，如果利用不止一个金属层，随后的金属层堆叠在先前的金属层之上。在一些实施例中，两条以上的导线都形成在相同的金属层上。在一些实施例中，一条或多条导线分别形成在不同的金属层上。
[0075] 在一些实施例中，布局图300’还包括相对于单元边界204’设置并且与相邻的单元(未示出)共享的第三接地参考节点第三CVSS(未示出)。单元边界是两个相邻存储单元之间的区域。
[0076] 在一些实施例中，字线导体WL位于第一金属层上。在一些实施例中，参考电压CVDD、位线BL、位线条BLB、第一接地参考节点第一CVSS和第二接地参考节点第二CVSS位于第二金属层上。在一些实施例中，参考电压CVDD、位线BL、位线条BLB、第一接地参考节点第一CVSS和第二接地参考节点第二CVSS共享共用金属层。在一些实施例中，布局图300’包括第三金属层。在一些实施例中，第三金属层位于第二金属层之上。在一些实施例中，布局300’包括另一字线(未示出)，其中另一字线电连接至字线。在一些实施例中，位线条、参考电压CVdd、第一接地参考节点第一CVss、第二接地参考节点第二CVss以及位线条均位于第一金属层上。
[0077] 图4是根据一个或多个实施例的存储器电路400的框图。存储器电路400是具有相似元件的存储单元100(图1A中示出)的实施例。如图4所示，相似的元件具有与图1A至图1B所示相同的参考数字。图4的存储单元阵列402中示出的每个单位单元都是图1A至图1B、图2A和图3A中示出的存储单元的实施例。
[0078] 存储器电路400包括存储单元阵列402、字线解码器404、多路复用器Y_MUX、写入驱动器写入-驱动以及NBL电路406。
[0079] 存储单元阵列402包括M行乘N列的存储单元阵列，其中M是对应于行数的整数而N是对应于列数的整数。在一些实施例中，M是在1至512范围内的整数。在一些实施例中，N是在1至512范围内的整数。宏是存储单元阵列的一部分。在一些实施例中，存储单元阵列402被分为一个或多个宏。
[0080] 在写入操作期间，NBL电路406被配置为选择性地调整接地参考VSS的电压。NBL电路406是写入辅助电路。NBL电路406包括负电压发生器(例如，耦合驱动电路408)，其电连接至存储单元阵列402中的多个SRAM单元中的每个单元的位线和位线条。
[0081] NBL电路406被配置为接收输入信号(例如，使能控制信号)，该输入信号触发负电压发生器(例如，耦合驱动电路408)以选择性地调整写入驱动接地参考电压VSS。在一些实施例中，在嵌入式SRAM芯片(例如，存储单元阵列402)的写入周期期间，位线(或位线条)被放电至低压(Vss)态，而位线条(或位线)被预充电至高压(Vdd)态，并且如果负电压发生器被控制信号使能，负电压发生器被配置为降低位线电压低于低压态(例如，VSS)。接地电源节点NVSS通过多路复用器Y-MUX与位线或位线条耦合。
[0082] 在一些实施例中，在选择的存储单元的写入操作期间，NBL电路406被配置为将写入驱动器写入-驱动的接地电源节点(NVSS)连接至负电压。在一些实施例中，负电压NVss低于接地参考(VSS)。在一些实施例中，负电压NVss比接地参考(VSS)低第一范围。在一些实施例中，第一范围在50毫伏(mV)至300mV的范围内。
[0083] 在一些实施例中，写入驱动器写入-驱动的接地电源节点(NVSS)电连接至复位或调零电路(未示出)，该电路被配置为选择性地复位接地电源节点(NVSS)的电压。在一些实施例中，复位或调零电路包括NMOS晶体管，其中电源接地，并且栅极连接至复位信号，该信号切换NMOS晶体管开和关。
[0084] NBL电路406电连接至写入驱动电路写入-驱动的接地电源节点(NVSS)。NBL电路406被配置为产生负电压电平NVss，其基本上等于接地参考VSS和50至300mV之间的差值。
[0085] 在一些实施例中，存储器电路400包括外围电路。外围电路包括写入驱动器写入-驱动、感测放大器(未示出)和写入辅助电路(例如，NBL电路406)。
[0086] 图5A是根据一个或多个实施例的存储器电路500的框图。存储器电路500是具有相似元件的存储器电路400(图4中示出)的实施例。如图5所示，相似的元件具有与图4所示相同的参考数字。单位单元502是图1A、图1B、图2A和图3A中示出的存储单元的实施例。存储器电路500是图4中示出的存储器电路400的一部分。
[0087] 存储器电路500包括单位单元502、Y解码器、多路复用器Y_MUX1、写入驱动器WD1、位线BL、位线条BLB、第一接地参考节点第一CVSS、第二接地参考节点第二CVSS以及参考电压CVDD。
[0088] 图5B是根据一个或多个实施例的施加给图5A中的存储器电路500的信号500’的波形图。在一些实施例中，在写入操作期间，在禁用耦合电路408之后，位线条BLB的电压耦合至低于真实接地(例如，NVSS)，而位线BL的电压保持在逻辑高电平Vdd。在一些实施例中，在写入操作期间，在禁用耦合电路408之后，位线BL的电压耦合至低于真实接地(例如，NVSS)，而位线条BLB的电压保持在逻辑高电平Vdd。尽管图5B示出位线BL被预充电至高电平而位线条BLB被放电至VSS，但是在一些实施例中，位线条BLB被预充电至高电平而位线BL被放电至VSS。
[0089] 图6A是根据一个或多个实施例的存储器电路600的框图。存储器电路600是具有相似元件的存储器电路400(图4中示出)的实施例。如图6所示，相似的元件具有与图4所示相同的参考数字。单位单元502是图1A、图1B、图2A和图3A中示出的存储单元的实施例。与图5的存储器电路500相比，存储器电路600是图5中示出的存储器电路500的一部分而不具有Y解码器、多路复用器Y_MUX1和写入驱动器WD1。
[0090] 存储器电路600包括单位单元502、电压控制电路602、位线BL、位线条BLB、第一接地参考节点第一CVSS、第二接地参考节点第二CVSS以及参考电压CVDD。
[0091] 电压控制电路602被配置为接收输入信号(例如，使能控制信号)，该输入信号触发电压控制电路602以选择性地调整提供给单位单元502的参考电压CVDD。电压控制电路602是基于列的电压控制电路并且与单位单元502的CVdd线连接。
[0092] 在写入操作期间，电压控制电路602被配置为选择性地调整参考电压信号CVDD。电压控制电路602是写入辅助电路。在嵌入式SRAM芯片(例如，存储单元阵列402)中的选择的存储单元的写入操作期间，电压控制电路602被配置为将选择的单元的CVdd线的电压降低一预定的电压，其中该预定的电压在50mV至600mV的范围内。在读取操作期间，电压控制电路602的电压输出节点被配置为提供与电压控制单位602的输入电压节点处接收的电压基本上相同的电压。在读取操作期间，电压控制电路602的电压输出节点被配置为提供比电压控制单位602的输入电压节点处接收的电压大的电压。
[0093] 在一些实施例中，存储器电路600包括外围电路。外围电路包括写入驱动器(未示出)、感测放大器(未示出)和写入辅助电路(电压控制电路602)。
[0094] 图6B是根据一个或多个实施例的施加给图6A中的存储器电路600的信号600’的波形图。在一些实施例中，在写入操作期间，在启用电压控制电路602之后，位线条BLB的电压放电至接地(例如，VSS)，而位线BL的电压保持在逻辑高电平Vdd，并且参考电压CVDD被抑制。在一些实施例中，参考电压CVDD被抑制至抑制电压电平。在一些实施例中，抑制电压电平在0.2*VDD至0.9*VDD的范围内。尽管图6B示出位线BL被预充电至高电平而位线条BLB被放电至VSS，但是在一些实施例中，位线条BLB被预充电至高电平而位线BL被放电至VSS。
[0095] 图7A是根据一个或多个实施例的存储器电路700的框图。存储器电路700是具有相似元件的存储单元100(图1A中示出)的实施例。如图7A所示，相似的元件具有与图1A和图1B所示相同的参考数字。在一些实施例中，图7A的存储单元阵列702中示出的每个单位单元均是图1A、图1B、图2A和图3A中示出的存储单元的实施例。在一些实施例中，图7A的存储单元阵列702中示出的每个单位单元均是图1A、图1B、图2B和图3B中示出的存储单元的实施例。
[0096] 存储器电路700包括存储单元阵列702、字线驱动电路704、写入驱动电路706(例如，位线和位线条)以及单元电压控制器708。
[0097] 存储器电路700被配置为利用双轨电源(例如，电源第1VDD和电源第3VDD)。在一些实施例中，写入辅助电路不与存储器电路700一起使用。
[0098] 存储单元阵列702包括M行乘N列的存储单元阵列(例如，单位单元)，其中M是对应于行数的整数而N是对应于列数的整数。在一些实施例中，M是在1至512范围内的整数。在一些实施例中，N是在1至512范围内的整数。在一些实施例中，存储单元阵列702被分为一个或多个宏。在一些实施例中，存储单元阵列702中的每个单位单元都是单鳍单元(如图2A所示)。
[0099] 存储单元阵列702的每个单元的字线(例如，WL_1至WL_M)都电连接至字线驱动电路704。字线驱动电路704电连接至电源第1VDD。
[0100] 存储单元阵列702的每个单元的位线都电连接至写入驱动电路706。写入驱动电路706电连接至电源第3VDD。
[0101] 单元电压控制器708包括低压端子VDD_Lo1和高压端子VDD_Hi。在一些实施例中，低压端子VDD_Lo1电连接至参考电压VSS。在一些实施例中，低压端子VDD_Lo1电连接至大于参考电压VSS但小于电源第1VDD的电压电平。高压端子VDD_Hi电连接至电源第1VDD。在存储器电路700的待机模式期间，单元电压控制器708被配置为电连接至低压端子VDD_Lo1。在存储器电路700的主动模式(读取/写入周期)期间，单元电压控制器708被配置为电连接至高压端子VDD_Hi。
[0102] 图7B是根据一个或多个实施例的存储器电路700’的框图。存储器电路700’是具有相似元件的存储单元100(图1A中示出)的实施例。如图7B所示，相似的元件具有与图1A和图1B所示相同的参考数字。在一些实施例中，图7B的存储单元阵列702’中示出的每个单位单元都是图1A、图1B、图2B和图3B中示出的存储单元的实施例。在一些实施例中，图7A的存储单元阵列702中示出的每个单位单元都是图1A、图1B、图2A和图3A中示出的存储单元的实施例。
[0103] 存储器电路700’包括存储单元阵列702’、字线驱动电路704’、写入驱动电路706’(例如，位线和位线条)以及单元电压控制器708’。
[0104] 存储器电路700’被配置为利用双轨电源(例如，电源第2VDD和电源第4VDD)。在一些实施例中，写入辅助电路不与存储器电路700’一起使用。
[0105] 存储单元阵列702’包括M行乘N列的存储单元阵列，其中M是对应于行数的整数而N是对应于列数的整数。在一些实施例中，M是在1至512范围内的整数。在一些实施例中，N是在1至512范围内的整数。在一些实施例中，存储单元阵列702’被分为一个或多个宏。在一些实施例中，每个单位单元(在存储单元阵列702’中)都包括如图2B所示的单鳍晶体管器件(例如，晶体管器件PU-1和PU-2)以及多鳍晶体管器件(例如，晶体管器件PD-1、PD-2、PG-1和PG-2)。
[0106] 存储单元阵列702’的每个单元的字线(例如，WL_1至WL_M)都电连接至字线驱动电路704’。第一字线驱动电路704’电连接至电源第2VDD。
[0107] 存储单元阵列702’的每个单元的位线都电连接至写入驱动电路706’。写入驱动电路706’电连接至电源第4VDD。
[0108] 单元电压控制器708’包括低压端子VDD_Lo2和高压端子VDD_Hi。在一些实施例中，低压端子VDD_Lo2电连接至参考电压VSS。在一些实施例中，低压端子VDD_Lo2电连接至大于参考电压VSS但小于电源第2VDD的电压电平。高压端子VDD_Hi电连接至电源第2VDD。在存储器电路700’的待机模式期间，单元电压控制器708’被配置为电连接至低压端子VDD_Lo2。在存储器电路700’的主动模式(读取/写入周期)期间，单元电压控制器708’被配置为电连接至高压端子VDD_Hi。
[0109] 在一些实施例中，由电源第1VDD提供的电压比由电源第2VDD提供的电压高至少40mV，这改进了存储单元阵列中的存储单元的读取裕度和写入裕度。在一些实施例中，由电源第2VDD提供的电压基本上等于由电源第3VDD提供的电压和由电源第4VDD提供的电压。在一些实施例中，存储器电路700和存储器电路700’是单SRAM存储芯片的一部分。在一些实施例中，存储器电路700是第一宏而存储器电路700’是第二宏，其中，第一宏和第二宏都是单SRAM存储芯片的一部分。
[0110] 图8A是根据一个或多个实施例的图7A中的存储单元的布局图800的一部分。图8A中示出的布局图800的部件与图1A和图1B中描绘的具有相同参考数字的部件相同或相似，因此省略其详细描述。尽管布局图800示出通孔(例如，通孔1)，但是为了便于查看未示出第一金属层。金属层M0(未示出)包括栅极接触件、对接接触件和较长接触件。在一些实施例中，栅极接触件、对接接触件和较长接触件被称为局部互连件(LI)。
[0111] 布局图800是单鳍存储单元的实施例。布局图200是具有相似元件的图2A中示出的布局图200的实施例。单元边界804限定单位单元802。单位单元802是具有相似元件的图2A中示出的单位单元202的实施例。在一些实施例中，图8A中示出的布局800的PU晶体管(例如，PU-1和PU-2)的阈值电压比图8B中示出的布局800’的PU晶体管(例如，PU-1和PU-2)的阈值电压大至少20mV。在一些实施例中，实施额外的N-型掺杂步骤以增大图8A中示出的布局800的PU晶体管(例如，PU-1和PU-2)的阈值电压(例如，Vcc_min)。
[0112] 图8A中示出的布局800的PD晶体管(例如，PD-1和PD-2)包括第一沟道宽度(鳍宽度-1)。图8B中示出的布局800’的PD晶体管(例如，PD-1和PD-2)包括第二沟道宽度(鳍宽度-2)。在一些实施例中，第一沟道宽度(鳍宽度-1)比第二沟道宽度(鳍宽度-2)宽至少10％。
[0113] 图8B是根据一个或多个实施例的图7B中的存储单元的布局图800’的一部分。图8B中示出的布局图800’的部件与图1A和图1B中描绘的具有相同参考数字的部件相同或相似，因此省略其详细描述。尽管布局图800’示出通孔(例如，通孔1)，但是为了便于查看未示出第一金属层。金属层M0(未示出)包括栅极接触件、对接接触件和较长接触件。在一些实施例中，栅极接触件、对接接触件和较长接触件被称为局部互连件(LI)。
[0114] 布局图800’是混合多鳍/单鳍存储单元的实施例。例如，如图8B所示，晶体管器件PU-1和PU-2是单鳍晶体管器件，而晶体管器件PD-1、PD-2、PG-1和PG-2是多鳍晶体管器件。布局图800’是具有相似元件的图2B中示出的布局图200’的实施例。单元边界804’限定单位单元802’。单位单元802’是具有相似元件的图2B中示出的单位单元202’的实施例。
[0115] 在一些实施例中，第一Y-节距Y1基本上等于第二Y-节距Y2。在一些实施例中，单位单元202’包括被配置为不与写入辅助电路连接的多鳍/单鳍混合存储单元。在一些实施例中，X2与Y1(X2/Y1)的单元节距比基本上等于2.8。在一些实施例中，X2与X1(X2/X1)的长度比基本上等于1.235。
[0116] 图9A是根据一个或多个实施例的图8A中的存储单元的布局图900的一部分。布局图900是具有相似元件的布局图800(图8A中示出)的实施例。如图9A所示，相似的元件具有与图8A所示相同的参考数字。
[0117] 布局图900包括单位单元802和导线(例如，参考电压CVDD、位线BL、位线条BLB、字线导体WL、第一接地参考节点第一CVSS和第二接地参考节点第二CVSS)。
[0118] 在一些实施例中，参考电压CVDD、位线BL和位线条BLB位于第一金属层上。在一些实施例中，参考电压CVDD、位线BL和位线条BLB位于共用金属层上。在一些实施例中，字线导体WL、第一接地参考节点第一CVSS和第二接地参考节点第二CVSS位于第二金属层上。在一些实施例中，字线导体WL、第一接地参考节点第一CVSS和第二接地参考节点第二CVSS位于共用金属层上。在一些实施例中，第二金属层位于第一金属层之上。在一些实施例中，布局图900包括第三金属层。在一些实施例中，第三金属层位于第二金属层之上。
[0119] 图9B是根据一个或多个实施例的图8B中的存储单元的布局图900’的一部分。布局图900’是具有相似元件的布局图800’(图8B中示出)的实施例。如图9B所示，相似的元件具有与图8B所示相同的参考数字。
[0120] 布局图900’包括单位单元802’和导线(例如，参考电压CVDD、位线BL、位线条BLB、字线导体WL、第一接地参考节点第一CVSS和第二接地参考节点第二CVSS)。
[0121] 在一些实施例中，字线导体WL位于第一金属层上。在一些实施例中，参考电压CVDD、位线BL、位线条BLB、第一接地参考节点第一CVSS和第二接地参考节点第二CVSS位于第二金属层上。在一些实施例中，参考电压CVDD、位线BL、位线条BLB、第一接地参考节点第一CVSS和第二接地参考节点第二CVSS共享相同的金属层。在一些实施例中，布局图900’包括第三金属层(未示出)。在一些实施例中，第三金属层位于第二金属层之上。在一些实施例中，布局900’包括另一字线(未示出)，其中另一字线电连接至字线WL。
[0122] 在一些实施例中，布局图900’还包括相对于单元边界804’设置并且与相邻的单元(未示出)共享的接地参考节点第三CVSS(未示出)。单元边界是两个相邻存储单元之间的区域。
[0123] 图10是根据一个或多个实施例的存储单元1000的部分的侧视图。存储单元1000是具有相似元件的存储单元100(图1A中示出)的实施例。如图10所示，相似的元件具有与图1A和图1B所示相同的参考数字。在一些实施例中，图1A、图1B、图2A、图2B、图3A、图3B、图4、图5A、图6A、图7A、图7B、图8A、图8B、图9A和图9B中示出的一个或多个存储单元利用图10中示出的结构。
[0124] 存储单元1000包括第0通孔通孔-0、第一通孔通孔-1、第二通孔通孔-2、金属层M0、金属层M1、金属层M2、金属层M3。
[0125] 金属层M0位于金属层M1下面。金属层M0将存储单元的栅极和漏极电连接至其他金属层(例如，金属层M1、金属层M2、金属层M3)。金属层M0包括一个或多种局部互连件。局部互连件包括存储单元的接触件和栅极接触件栅极_CO。
[0126] 第0通孔通孔-0将金属层M0电连接至金属层M1。
[0127] 金属层M1位于金属层M2下面。金属层M1通过第一通孔通孔-1将金属层M2电连接至金属层M0。
[0128] 金属层M2位于金属层M3下面。金属层M2通过第二通孔通孔-2将金属层M3电连接至金属层M1。
[0129] 图11A是根据一个或多个实施例的FinFET晶体管1100的侧视图。FinFET晶体管1100是块状FinFET结构。在一些实施例中，图1A、图1B、图2A、图2B、图3A、图3B、图4、图5A、图
6A、图7A、图7B、图8A、图8B、图9A和图9B中示出的一个或多个存储单元利用FinFET晶体管
1100。
6A、图7A、图7B、图8A、图8B、图9A和图9B中示出的一个或多个存储单元利用FinFET晶体管
1100。
[0130] 图11B是根据一个或多个实施例的FinFET晶体管1100’的侧视图。FinFET晶体管1100’是具有相似元件的FinFET晶体管1100(图11A中示出)的实施例。如图11B所示，相似的元件具有与图11A所示相同的参考数字。
[0131] FinFET晶体管1100’是绝缘体上硅(SOI)FinFET结构。在一些实施例中，图1A、图1B、2A、图2B、图3A、图3B、图4、图5A、图6A、图7A、图7B、图8A、图8B、图9A和图9B中示出的一个或多个存储单元利用FinFET晶体管1100’。
[0132] 在一些实施例中，本发明提供用于全单鳍FinFET SRAM存储单元的可选设计方案和工艺方案。在一些实施例中，本发明提供单SRAM存储芯片中的混合的单鳍FinFET SRAM存储单元/多鳍FinFET SRAM存储单元，该存储芯片中的所有存储单元都不需要读取辅助电路并且比其他结构更有成本效益。在一些实施例中，本发明提供在大批量制造环境中使用的具有多单元类型(例如，单SRAM存储芯片中的混合的单鳍FinFET SRAM存储单元/多鳍FinFET SRAM存储单元)的协同优化布局。
[0133] 在一些实施例中，本发明描述了具有较高α比(例如，离子_PU/离子_PG基本上等于1)的全单鳍FinFET存储单元。在一些实施例中，利用写入辅助电路或额外的Vt_PU调谐工艺从而为高α比(例如，基本上等于1)提供良好的写入裕度。
[0134] 在一些实施例中，本发明描述了具有较低α比(例如，离子_PU/离子_PG<＝0.5)的多鳍FinFET存储单元(例如，多鳍用于PG/PD器件而单鳍用于PU器件)。在一些实施例中，利用存储单元的一般操作以用于较低α比(例如，<＝0.5)。在一些实施例中，存储单元的一般操作不需要使用额外写入辅助要求，因此利用标准工艺制造存储单元，这导致成本较低。
[0135] 本说明书的一个方面涉及一种嵌入式同步随机存取存储器(SRAM)芯片，包括第一单端口(SP)SRAM宏和第二SP SRAM宏。第一宏包括第一外围电路和多个第一SRAM单元，其中，多个第一SRAM单元中的每个单元都包括：包括数据储存节点的第一交叉耦合反相器，以及包括数据条储存节点的第二交叉耦合反相器，其中每个反相器都包括：P-型单FinFET晶体管(PU)，N-型单FinFET晶体管(PD)；第一通道栅(PG)晶体管；第二PG晶体管，其中，每个PG晶体管都是N-型单FinFET晶体管；CVdd线；CVss线；位线；位线条；字线；形状，形状是矩形单元形状，其中，第一形状包括第一X-节距(X1)和第一Y-节距(Y1)。第二SP SPAM宏包括：第二外围电路，以及多个第二SRAM单元，其中多个第二SRAM单元中的每个单元都包括：包括数据储存节点的第三交叉耦合反相器和包括数据条储存节点的第四交叉耦合反相器，其中，每个反相器都包括：P-型单FinFET晶体管(PU)，和N-型(PD)晶体管，其中，PD晶体管包括至少两个以并联结构电连接的FinFET晶体管；第三PG晶体管；和第四PG晶体管，其中，第三PG晶体管和第四PG晶体管中的每个均包括至少两个以并联结构电连接的FinFET晶体管；CVdd线；CVss线；位线；位线条；字线；形状，形状是矩形单元形状，其中，第二形状包括：第二X-节距(X2)，和第二Y-节距(Y2)。另外，多个第一SRAM单元中的每个单元都电连接至写入辅助电路，其中，写入辅助电路被配置为辅助多个第一SRAM单元中的每个单元的写入周期能力。另外，多个第二SRAM单元中的每个单元都不包括写入辅助电路；以及其中，X1与Y1的长度比基本上大于2，Y1与Y2的尺寸比基本上相同，以及X2与X1的长度比基本上大于1.15。
[0136] 本说明书的另一方面涉及一种嵌入式同步随机存取存储器(SRAM)芯片，包括第一单端口(SP)SRAM宏和第二SP SRAM宏。第一宏包括第一外围电路，和多个第一SRAM单元，其中，多个第一SRAM单元中的每个单元都包括：包括数据储存节点的第一交叉耦合反相器，和包括数据条储存节点的第二交叉耦合反相器，其中每个反相器都包括：P-型单FinFET晶体管(PU)，N-型单FinFET晶体管(PD)；第一通道栅(PG)晶体管；第二PG晶体管，其中，每个PG晶体管都是N-型单FinFET晶体管；CVdd线；CVss线；位线；位线条；字线；第一形状，包括：第一X-节距(X1)，和第一Y-节距(Y1)。第二SP SRAM宏包括：第二外围电路，和多个第二SRAM单元，其中多个第二SRAM单元中的每个单元都包括：包括数据储存节点的第三交叉耦合反相器；和包括数据条储存节点的第四交叉耦合反相器，其中，每个反相器都包括：P-型单FinFET晶体管(PU)和N-型(PD)晶体管，其中，PD晶体管包括至少两个以并联结构电连接的FinFET晶体管；第三PG晶体管和第四PG晶体管，其中，第三PG晶体管和第四PG晶体管中的每个均包括至少两个以并联结构电连接的FinFET晶体管；CVdd线；CVss线；位线；位线条；字线；第二形状，包括：第二X-节距(X2)和第二Y-节距(Y2)。另外，多个第一SRAM单元中的每个单元都电连接至写入辅助电路，其中，写入辅助电路被配置为辅助多个第一SRAM单元中的每个单元的写入周期能力。另外，写入辅助电路包括负电压发生器，负电压发生器电连接至多个第一SARM单元中的每个单元的位线和位线条。另外，在嵌入式SRAM芯片的写入周期期间，位线被放电至低压(Vss)态，而位线条被预充电至高压(Vdd)态。另外，负电压发生器被配置为当启用负电压发生器时降低位线电压低于低压态。另外，多个第二SRAM单元中的每个单元都不包括写入辅助电路；并且X1与Y1的长度比基本上大于2，以及X2与X1的长度比基本上大于1.15。
[0137] 本说明书的又一方面涉及一种嵌入式同步随机存取存储器(SRAM)芯片，包括：第一单端口(SP)SRAM阵列和第二SP SRAM阵列。第一SRAM阵列包括多个第一SRAM单元，其中，多个第一SRAM单元中的每个单元都包括：包括数据储存节点的第一交叉耦合反相器，和包括数据条储存节点的第二交叉耦合反相器，其中每个反相器都包括：P-型单FinFET晶体管(PU)；N-型单FinFET晶体管(PD)；第一通道栅(PG)晶体管；第二PG晶体管，其中，每个PG晶体管都是N-型单FinFET晶体管；第一CVdd线，其中，第一CVdd线电连接至第一电源；CVss线；位线；位线条；字线；第一形状，包括：第一X-节距(X1)和第一Y-节距(Y1)。第二SRAM阵列包括多个第二SRAM单元，其中，多个第二SRAM单元中的每个单元都包括：包括数据储存节点的第三交叉耦合反相器，和包括数据条储存节点的第四交叉耦合反相器，其中，每个反相器都包括：P-型单FinFET晶体管(PU)和N-型(PD)晶体管，其中，PD晶体管包括至少两个以并联结构电连接的FinFET晶体管；第三PG晶体管和第四PG晶体管，其中，第三PG晶体管和第四PG晶体管中的每个均包括至少两个以并联结构电连接的FinFET晶体管；第二CVdd线，其中，第二CVdd线电连接至第二电源，其中，第一电源被配置为提供比第二电源大至少40毫伏(mV)的电压；CVss线；位线；位线条；字线；第二形状，包括：第二X-节距(X2)和第二Y-节距(Y2)。另外，多个第一SRAM单元中的每个单元都电连接至写入辅助电路，其中，写入辅助电路被配置为辅助多个第一SRAM单元中的每个单元的写入周期能力。另外，写入辅助电路包括负电压发生器，负电压发生器电连接至多个第一SARM单元中的每个单元的位线和位线条。另外，在嵌入式SRAM芯片的写入周期期间，位线被放电至低压(Vss)态，而位线条被预充电至高压(Vdd)态；以及负电压发生器被配置为当启用负电压发生器时降低位线电压低于低压态。另外，多个第二SRAM单元中的每个单元都不包括写入辅助电路；以及，X1与Y1的长度比基本上大于2，以及X2与X1的长度比基本上大于1.15。
[0138] 上面论述了若干实施例的特征，使得本领域普通技术人员可以更好地理解本发明的各个方面。本领域普通技术人员应该理解，可以很容易地使用本发明作为基础来设计或更改其他用于达到与这里所介绍实施例相同的目的和/或实现相同优点的处理和结构。本领域普通技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，可以进行多种变化、替换以及改变。