半导体装置的制造方法

摘要

提供一种能够高精度地制造元件特性优良的超结半导体装置的制造方法。首先，重复形成n型外延层40的沉积以及成为第一并列pn层的n型杂质区域41和p型杂质区域42。沿深度方向对置的n型杂质区域41彼此和p型杂质区域42彼此分离。再沉积n型外延层40，形成p型RESURF区域、成为第二并列pn层的p型区域的p型杂质区域43b以及成为LOCOS膜16的端部正下方的p型区域的p型杂质区域43a。然后通过低温热处理形成LOCOS膜16，之后在热扩散p型基区时，使n型杂质区域41和p型杂质区域42、43b扩散，而使在深度方向的n型杂质区域41彼此以及p型杂质区域42、43b彼此相连而形成第一、第二并列pn层。

权利要求

1.一种半导体装置的制造方法，其特征在于，

所述半导体装置包括：

活性区域，在导通状态时流过电流；

终端构造部，设置于所述活性区域的外侧，围绕所述活性区域的周围，并确保预定的耐压；

第一并列pn层，设置在从所述活性区域到所述终端构造部的范围内，配置为使第一导电型半导体区域与第二导电型半导体区域交替地重复；和第二并列pn层，配置在所述第一并列pn层的上表面，所述半导体装置的制造方法包括：

第一形成工序，进行所述第一并列pn层的形成；

第二形成工序，进行在所述第一并列pn层的表面沉积第一导电型的第一半导体层的工序，以及将第二导电型杂质选择性地导入所述第一半导体层，并且在与所述第一并列pn层的形成有所述第二导电型半导体区域的区域沿深度方向对置的位置形成第一个第二导电型杂质区域，而形成所述第二并列pn层的工序；

第一热处理工序，通过温度低到能够抑制所述第一个第二导电型杂质区域的扩散的第一热处理，从而在所述终端构造部的所述第一半导体层的表面形成局部绝缘膜，以使局部绝缘膜的端部位于所述第一个第二导电型杂质区域上方并与所述第一个第二导电型杂质区域接触，所述局部绝缘膜用作与配置在比所述终端构造部更外侧的其它元件电分离的元件分离区域；和第二热处理工序，通过第二热处理，使得所述第一个第二导电型杂质区域扩散。

2.根据权利要求1所述的半导体装置的制造方法，其特征在于，在所述第一形成工序中，重复地进行沉积第二半导体层的工序，以及将第一导电型杂质和第二导电型杂质分别选择性地导入所述第二半导体层，而在所述第二半导体层的表面层交替地重复配置第一导电型杂质区域和第二个第二导电型杂质区域的工序，直到层积多层而成的所述第二半导体层的总厚度成为预定厚度为止。

3.根据权利要求1所述的半导体装置的制造方法，其特征在于，在所述第一形成工序中，重复地进行沉积第一导电型的第二半导体层的工序，以及将第二导电型杂质选择性地导入所述第二半导体层，而在所述第二半导体层的表面层沿与深度方向正交的方向相互分离地配置多个第二个第二导电型杂质区域的工序，直到层积多层而成的所述第二半导体层的总厚度成为预定厚度为止。

4.根据权利要求2所述的半导体装置的制造方法，其特征在于，在所述第一热处理工序中，维持沿深度方向对置的所述第一导电型杂质区域彼此，以及沿深度方向对置的所述第二个第二导电型杂质区域彼此相互分离地配置的状态。

5.根据权利要求3所述的半导体装置的制造方法，其特征在于，在所述第一热处理工序中，维持沿深度方向对置的所述第二个第二导电型杂质区域彼此相互分离地配置的状态。

6.根据权利要求2所述的半导体装置的制造方法，其特征在于，在所述第一形成工序中，

通过离子注入而将所述第一导电型杂质和所述第二导电型杂质分别选择性地导入所述第二半导体层，设定所述离子注入的剂量和加速能量，以使在新层积而成的所述第二半导体层形成的所述第一导电型杂质区域和所述第二个第二导电型杂质区域分别与沿深度方向对置的所述第一导电型杂质区域和所述第二个第二导电型杂质区域分离地配置。

7.根据权利要求3所述的半导体装置的制造方法，其特征在于，在所述第一形成工序中，

通过离子注入而将所述第二导电型杂质选择性地导入所述第二半导体层，设定所述离子注入的剂量和加速能量，以使形成在新层积而成的所述第二半导体层中的所述第二个第二导电型杂质区域分别与沿深度方向对置的所述第二个第二导电型杂质区域分离地配置。

8.根据权利要求2或6所述的半导体装置的制造方法，其特征在于，在所述第二热处理工序中，形成由沿深度方向对置的所述第一导电型杂质区域彼此相连而成的所述第一导电型半导体区域，以及由沿深度方向对置的所述第二个第二导电型杂质区域彼此以及所述第一个第二导电型杂质区域相连而成的所述第二导电型半导体区域。

9.根据权利要求5或7所述的半导体装置的制造方法，其特征在于，在所述第二热处理工序中，形成由沿深度方向对置的所述第二个第二导电型杂质区域彼此以及所述第一个第二导电型杂质区域相连而成的所述第二导电型半导体区域。

10.根据权利要求1所述的半导体装置的制造方法，其特征在于，在所述第一热处理工序中，在1000℃以下的温度下进行350分钟以下的所述第一热处理。

11.根据权利要求1所述的半导体装置的制造方法，其特征在于，还包括：元件构造形成工序，在所述第一热处理工序之后，在所述活性区域中，在所述第一半导体层形成包括金属、氧化膜和半导体的绝缘栅结构，所述第二热处理工序与包括在所述元件构造形成工序的各工序中的使形成有沟槽的半导体区域扩散的扩散工序同时进行。

12.根据权利要求1所述的半导体装置的制造方法，其特征在于，所述第二并列pn层形成在所述终端构造部。

13.根据权利要求8所述的半导体装置的制造方法，其特征在于，设所述第一导电型半导体区域与所述第二导电型半导体区域之间的重复间距为3.0μm以下。

14.根据权利要求9所述的半导体装置的制造方法，其特征在于，设相邻的所述第二导电型半导体区域的间距为3.0μm以下。

15.根据权利要求1所述的半导体装置的制造方法，其特征在于，所述第一形成工序包括：

沉积第一导电型的第三半导体层的工序；

在所述第三半导体层形成预定深度的沟槽的工序；

将第二导电型的第四半导体层埋入到所述沟槽的工序；和使所述第四半导体层的表面平坦化而使所述第三半导体层的表面露出的工序。

16.根据权利要求15所述的半导体装置的制造方法，其特征在于，在所述第一热处理工序中，在1000℃以下的温度下进行350分钟以下的所述第一热处理。

17.根据权利要求15或16所述的半导体装置的制造方法，其特征在于，在所述第二热处理工序中，形成将沿深度方向对置的所述第一个第二导电型杂质区域和所述第四半导体层相连而成的所述第二导电型半导体区域。

18.根据权利要求1所述的半导体装置的制造方法，其特征在于，在所述第二形成工序中，环状地形成所述第一个第二导电型杂质区域。

说明书

半导体装置的制造方法

技术领域

[0001] 本发明涉及半导体装置的制造方法。

背景技术

[0002] 近年来，由于环保汽车和/或民用电器设备的需求增加，对功率开关器件的省电化的要求也越来越高。在1000V以下的耐压等级中最主流的开关器件是适用于高速开关的功率MOSFET(Metal Oxide Semiconductor Field Effect Transistor：绝缘栅型场效应晶体管)。功率MOSFET的器件构造(元件构造)大致分为纵型和横型，纵型功率MOSFET在耐高压、大电流和低导通电阻方面具有比横型MOSFET优良的特性。

[0003] 为了在纵型功率MOSFET中实现省电化，正在进行关于将导通电阻降低至超过硅(Si)半导体的物理极限的研究。作为应对该省电化要求的MOSFET，已知有具有对作为电流路径的漂移层中的电荷量进行了补偿的电荷补偿型器件构造的半导体装置。作为电荷补偿型的代表性器件构造，众所周知有使漂移层形成为将n型区域和p型区域沿着与基板主表面平行的方向(以下，称为横向)相互重复地配置的并列pn层的超结(SJ：Super Junction)构造。

[0004] 在仅由单一导电型区域构成漂移层的现有的MOSFET中，当在源极-漏极之间施加电压时，耗尽层从基区和漂移层之间的pn结沿与基板主表面垂直的方向(基板深度方向(以下，称为纵向))延伸。因此，越靠近基板背面，漂移层内的电场强度越小。另一方面，在超结构造的MOSFET(以下，称为超结MOSFET)中，当在源极-漏极之间施加电压时，耗尽层从构成漂移层的并列pn层的n型区域和p型区域之间的pn结沿横向延伸。因此，在理想的超结MOSFET中，无论深度位置如何，漂移层内的电场强度均相同。

[0005] 因此，在超结MOSFET中，当将漂移层的杂质浓度分布设为与现有的MOSFET的杂质浓度同等程度时，即使最大电场强度和导通电阻与现有的MOSFET的最大电场强度和导通电阻成为同等程度，由电场强度的积分值算出的耐压特性也优于现有的MOSFET的耐压特性。具有这样的特性的超结半导体装置的应用也扩展到使用耐低压等级的功率器件的领域。然而，在将超结构造应用于耐低压功率器件时，为了兼顾低导通电阻以及导通特性的降低，必须提高并列pn层的n型区域和p型区域的杂质浓度，并且进行微小化(缩小并列pn层的n型区域和p型区域的重复间距)，然而，在这方面存在困难。

[0006] 另外，在功率器件中，维持终端构造部的耐压成为课题。因此，即使在超结半导体装置中也需要用于提高耐压的结构上的应对方案。作为使耐压提高了的超结半导体装置，提出有从活性区域到终端构造部的范围内配置构成漂移层的并列pn层的装置。在终端构造部中，缩小并列pn层的n型区域和p型区域的重复间距的方法是有效的。并且，当从确保耐压的观点来看时，为了扩展耗尽层延伸的范围，优选为在终端构造部中以并列pn层延伸到半导体部表面(基板正面和层间绝缘膜之间的界面)的方式配置并列pn层的n型区域和p型区域。

[0007] 并列pn层的p型区域的上端部(半导体部表面侧的部分)可以通过用于形成构成已知的降低表面电场：REduced SURface Field)结构的p型区域(以下，称为p型RESURF区域)的离子注入而与p型降低表面电场区域同时形成。即，在形成用于形成p型RESURF区域的离子注入用掩模时，离子注入用掩模的在并列pn层的p型区域上的部分也开口，而使用该离子注入用掩模进行p型杂质的离子注入。具体地，以如下方式来形成并列pn层。

[0008] 图24是示出现有的超结半导体装置的制造过程中的状态的截面图。如图24所示，首先，通过外延生长法在n+型半导体基板101的正面上层积n型外延层102。其次，通过光刻和n型杂质的离子注入，在n型外延层102的表面层形成成为并列pn层的n型区域的n型杂质区域121(点状的阴影部分)。然后，通过光刻和p型杂质的离子注入，在n型外延层102的表面层形成成为并列pn层的p型区域的p型杂质区域122(斜线状的阴影部分)。即，在n型外延层102的内部交替地重复而形成n型杂质区域121和p型杂质区域122。

[0009] 然后，通过外延生长法，在n型外延层102(以下，称为下层n型外延层102)上进一步层积n型外延层(以下，称为上层n型外延层102)。然后，在新层积了的上层n型外延层102的表面层，以沿纵向分别与下层n型外延层102的n型杂质区域121和p型杂质区域122对置的方式形成n型杂质区域121和p型杂质区域122。以这样的方式重复进行外延层102的沉积以及n型杂质区域121和p型杂质区域122的形成，而增加n型外延层102的厚度。

[0010] 然后，在n型外延层102上进一步层积成为最上层的n型外延层102。然后，通过光刻和蚀刻，在最上层的n型外延层102上形成抗蚀掩模131来作为用于形成p型RESURF区域(未图示)的离子注入用掩模。在该抗蚀掩模131，在与p型RESURF区域的形成区域对应的部分和下层的p型杂质区域122上的部分形成有开口部。然后，以抗蚀掩模131作为掩模进行p型杂质的离子注入132，从而在最上层的n型外延层102的表面层形成p型RESURF区域和p型杂质区域122(未示出该p型杂质区域122)。

[0011] 在最上层的n型外延层102，不进行用于形成n型杂质区域121的n型杂质的离子注入，而将未导入p型杂质的部分(即，被抗蚀掩模131覆盖的部分)留作n型区域。之后，通过用于使p型RESURF区域扩散的热扩散处理(推阱：drive-in)，使p型RESURF区域扩散，同时使层积在n+型半导体基板101上的各n型外延层102的沿纵向对置的n型杂质区域121彼此连接，并使沿纵向对置的p型杂质区域122彼此连接。据此，以延伸到半导体表面的方式形成并列pn层(未图示)，从而完成并列pn层的形成工序。

[0012] 已知在终端构造部中，当在基板正面设置有LOCOS(Local Oxidation of Silicon硅的局部氧化：局部绝缘)膜106等厚的绝缘膜时，电场集中在由于LOCOS膜106的薄的端部(LOCOS的鸟嘴)107而在半导体表面产生的阶梯部的下方(半导体部的与LOCOS膜106的端部107连接的部分)而引起击穿。因此，采用了用于避免在该LOCOS膜106的端部107正下方(阶梯部下方)产生的电场集中的结构上的应对方案。LOCOS鸟嘴是指使氮化硅膜作为掩模而形成的LOCOS膜106的，潜入掩模下侧而生长的部分，是LOCOS膜106的随着朝外侧而厚度变薄的鸟嘴形状的端部107。

[0013] 作为避免在终端构造部中的LOCOS膜的端部正下方产生的电场集中的方法，提出有如下方法：在终端构造部未设置并列pn层的结构的半导体装置中，形成用于形成LOCOS膜的氮化膜之后，进行p型杂质的离子注入，然后形成LOCOS膜，从而在LOCOS膜正下方(半导体部的与LOCOS连接的部分)形成杂质浓度不同的第一浓度区域和第二浓度区域(例如，参照下述专利文献1(第0035至0041段，图6、图7))。在下述专利文献1中，通过使相对于LOCOS膜的端部更靠近活性区域侧的第一浓度区域的杂质浓度比相对于第一浓度区域更靠近外侧(芯片端部侧)的第二浓度区域的杂质浓度高，从而缓和了LOCOS膜的端部正下方的电场集中。

[0014] 另外，作为其它的方法，还提出有如下方法：以使配置在场绝缘膜的厚度较薄的端部的阶梯部下面，并且覆盖并列pn层的相邻的p型区域和n型区域这样的较宽的宽度，在终端构造部的并列pn层上形成RESURF区域(例如，参照下述专利文献2(第0016段))。在下述专利文献2中，由于以覆盖并列pn层的多个p型区域的较宽的宽度形成RESURF区域，因此即使在应用了如上所述的通过重复地进行外延层的层积以及用于在进行了层积的外延层中形成成为并列pn层的n型区域和p型区域的离子注入来形成并列pn层的方法的情况下，也可以在场绝缘膜的端部正下方容易地形成RESURF区域。

[0015] 另外，作为其它的方法，还提出有如下方法。首先，在n-半导体层的表面层形成p-型RESURF区域，形成沟槽之后，沿沟槽的内壁形成栅绝缘膜，并且在基板正面上形成厚的氧化膜。然后，在沟槽的内部隔着栅绝缘膜形成栅电极，并且在厚的氧化膜形成栅极多晶硅布线。之后，以栅极多晶硅布线作为掩模进行p型杂质的离子注入，并在p-型RESURF区域的活性区域侧，以与p-型RESURF区域重叠的方式形成p型阱区(例如，参照下述专利文献3(第0014段))。在下述专利文献3中，能够从厚的氧化膜正下方或厚的氧化膜的端部正下方至活性区域侧连续形成p型阱区。

[0016] 另外，作为其它的方法，还提出有如下方法：在终端构造部的n-型半导体层形成多个沟槽后，在沟槽的内部通过外延生长p型埋入层来形成并列pn层，在每次形成时，通过p型杂质的离子注入在p型埋入层的表面层形成中继扩散区域，在终端构造部的基板正面上通过化学气相生长法(CVD：Chemical Vapor Deposition)形成绝缘膜以覆盖中继扩散区域(例如，参照下述专利文献4(第0038段至0042段，图2、图3))。在下述专利文献4中，在制造过程中与半导体部有关的热过程中，由于未进行占有很大比重的LOCOS氧化，所以能够避免产生过渡杂质扩散。

[0017] 现有技术文献

[0018] 专利文献

[0019] 专利文献1：日本特开2009-016618号公报

[0020] 专利文献2：日本特开2009-105110号公报

[0021] 专利文献3：日本特开2009-105268号公报

[0022] 专利文献4：日本特开2013-102087号公报

发明内容

[0023] 技术问题

[0024] 然而，在上述专利文献2和3中，当用于形成并列pn层的离子注入用掩模的开口部的宽度狭窄时，不能进行正常的p型杂质的离子注入。其理由如下。由于在耐低压功率器件中，需要使如上所述的并列pn层的n型区域和p型区域微小化，因此在用于形成并列pn层的离子注入用掩模中形成有微小的开口图案。在这种情况下，由于在元件表面产生的阶梯部的高度和/或该阶梯部和掩模开口部之间的距离，而使得不能按照设计进行离子注入用掩模的图案化。因此，在通过离子注入和热扩散处理来形成并列pn层的表面层的p型区域以及绝缘膜的端部正下方的p型区域时，在元件表面的阶梯部附近不能高精度地形成p型区域。

[0025] 例如，用扫描式电容显微镜(SCM：Scanning Capacitance Microscopy)观察根据上述现有方法(参照图24)制作(制造)而成的超结半导体装置的并列pn层的载流子分布。图25是示出在现有的超结半导体装置的制造过程中产生有缺陷的状态的示意性截面图。在层积于n+型半导体基板101上的多个n型外延层102中，将用于在最上层的n型外延层102形成p型区域112的抗蚀掩模131的开口部的设计宽度w1设为0.40μm。在利用该抗蚀掩模131进行了用于形成p型区域112的p型杂质的离子注入132之后，通过热扩散处理，使层积在n+型半导体基板101上的各n型外延层102中的n型杂质区域121和p型杂质区域122扩散。

[0026] 结果，如图25所示，可确定的是在除最上层以外的各n型外延层102中，沿纵向对置的n型杂质区域121彼此相连，且沿纵向对置的p型杂质区域122彼此相连，从而形成有并列pn层103的n型区域113和p型区域111。可确定的是在最上层的n型外延层102，在与LOCOS膜106的端部107分离的部分中，以连接到pn层103的p型区域111的方式形成有p型区域112。然而，可确定的是在最上层的n型外延层102的LOCOS膜106的端部附近133不形成p型区域112，而以使由抗蚀掩模131覆盖而在并列pn层103的n型区域113上方的部分保留下来的区域
114a相连的方式，在并列pn层103的p型区域111上方的部分保留有n型区域114b。

[0027] 即，可确定的是在LOCOS膜106的端部附近133，抗蚀掩模131的图案产生缺陷，而没有正常地进行p型杂质的离子注入132。其理由如下。在LOCOS膜106的端部附近133，在形成抗蚀掩模131之前，由于LOCOS膜106而在半导体部表面产生阶梯部(不平坦)。当该半导体部表面的阶梯部上形成了具有微小的开口部的抗蚀掩模131时，抗蚀掩模131的图案化精度超过了允许极限，而引起抗蚀掩模131的开口部未形成等的图案缺陷。因此，降低了p型杂质的离子注入精度。本发明者可确认的是，通过使由于半导体部表面的LOCOS膜106而产生的阶梯部位于成为高电流密度的n型区域114b的表面，从而使得终端构造部的耐压显著地降低。

[0028] 另外，当使用形成有微小图案的离子注入掩模时，无论是否为了使上述并列pn层103延伸至半导体部表面而形成露出于半导体部表面的p型区域112，在包括以露出于半导体部表面的方式形成的任意的p型区域的元件构造中，也同样难以以预定的形状且在预定的位置形成p型区域。因此，会有因离子注入掩模的图案缺陷而对元件特性产生不良影响的隐患。在上述专利文献1中，由于在半导体部表面不形成阶梯部的状态下在预定位置进行p型杂质的离子注入，因此解决了由于半导体表面的阶梯部而导致的上述问题。然而，在如具有精细的超结构造的低耐压功率器件那样，具有场板状结构的情况下，最终难以形成预定的元件结构。其理由如下。

[0029] 例如，在离子注入p型杂质之后进行LOCOS膜106的形成等的热处理的情况下，通过增加LOCOS膜106的形成等的热过程，从而增大了p型杂质区域122的扩散。因此，具有p型区域111(p型杂质区域122)彼此沿横向连接而使并列pn层103的n型区域113(n型杂质区域121)消失的隐患。尤其是在为了使并列pn层103延伸到半导体部表面而在最上层的n型外延层102形成p型区域112和n型区域114a时未注入n型杂质的情况下，向p型区域112补偿p型杂质，与此相对地，不向n型区域114a补偿n型杂质。因此，具有在最上层的n型外延层102中，由于p型区域112的横向扩散而导致与p型区域112相邻的n型区域114a消失，p型区域112彼此沿横向连接的隐患。

[0030] 另外，不限于在最上层的n型外延层102形成的n型区域114a和p型区域112，即使在形成于下层的n型外延层102的n型区域113和p型区域111中，过渡的杂质扩散促进了向n型区域113中的p型杂质的补偿和向p型区域111中的n型杂质的补偿。因此，在进行了用于形成并列pn层103的n型杂质和p型杂质的离子注入之后再进行LOCOS膜的形成等的热处理成为使导通电阻劣化的原因。在上述专利文献4中，通过CVD方法形成绝缘膜来代替LOCOS膜，虽然能够避免由于形成LOCOS膜而在半导体部增加热过程，但是具有通过CVD方法形成的绝缘膜LOCOS膜相比在绝缘性和涂覆性方面较差的问题。

[0031] 本发明的目的在于为了解决上述的现有技术中产生的问题，而提供一种能够提高元件特性且能够形成高精度的超结构造的半导体装置的制造方法。

[0032] 技术方案

[0033] 为了解决上述问题，并达成本发明的目的，本发明的半导体装置的制造方法是具备在从活性区域到终端构造部的范围内由第一导电型半导体区域与第二导电型半导体区域交替地重复配置而成的第一并列pn层、以及配置在上述第一并列pn层的上表面的第二并列pn层的半导体装置的制造方法，其具有以下特征。上述活性区域是在导通状态时有电流流过的区域。上述终端构造部围绕上述活性区域的周围，并确保预定的耐压。首先，进行第一形成工序，形成上述第一并列pn层。然后，进行第二形成工序，包括进行在上述第一并列pn层的表面沉积第一导电型的第一半导体层的工序，以及将第二导电型杂质选择性地导入上述第一半导体层，并且在与上述第一并列pn层的形成有上述第二导电型半导体区域的区域沿深度方向对置的位置形成第一个第二导电型杂质区域，而形成上述第二并列pn层的工序。然后，进行第一热处理工序，通过温度低到能够抑制上述第一个第二导电型杂质区域的扩散的第一热处理，从而在上述终端构造部的上述第一半导体层的表面形成局部绝缘膜，以使局部绝缘膜的端部位于上述第一个第二导电型杂质区域上方。然后，进行第二热处理工序，通过第二热处理，使得上述第一个第二导电型杂质区域扩散。

[0034] 另外，本发明的半导体装置的制造方法的特征在于，在上述发明的上述第一形成工序中，重复地进行沉积第二半导体层的工序，以及将第一导电型杂质和第二导电型杂质分别选择性地导入上述第二半导体层，而在上述第二半导体层的表面层交替地重复配置第一导电型杂质区域和第二个第二导电型杂质区域的工序，直到层积多层而成的上述第二半导体层的总厚度达到预定厚度为止。

[0035] 另外，本发明的半导体装置的制造方法的特征在于，在上述发明的在上述第一形成工序中，重复地进行沉积第一导电型的第二半导体层的工序，以及将第二导电型杂质选择性地导入在上述第二半导体层，而在上述第二半导体层的表面层沿与深度方向正交的方向相互分离地配置多个第二个第二导电型杂质区域的工序，直到层积多层而成的上述第二半导体层的总厚度达到预定厚度为止。

[0036] 另外，本发明的半导体装置的制造方法的特征在于，在上述发明的上述第一热处理工序中，维持沿深度方向对置的上述第一导电型杂质区域彼此，以及沿深度方向对置的上述第二个第二导电型杂质区域彼此相互分离地配置的状态。

[0037] 另外，本发明的半导体装置的制造方法的特征在于，在上述发明的上述第一热处理工序中，维持沿深度方向对置的上述第二个第二导电型杂质区域彼此相互分离地配置的状态。

[0038] 另外，本发明的半导体装置的制造方法的特征在于，在上述发明的上述第一形成工序中，通过离子注入而将上述第一导电型杂质和上述第二导电型杂质分别选择性地导入上述第二半导体层。此时，设定上述离子注入的剂量和加速能量，以使在新层积的上述第二半导体层形成的上述第一导电型杂质区域和上述第二个第二导电型杂质区域分别与沿深度方向对置的上述第一导电型杂质区域和上述第二个第二导电型杂质区域分离地配置。

[0039] 另外，本发明的半导体装置的制造方法的特征在于，在上述发明的上述第一形成工序中，通过离子注入，而将第二导电型杂质选择性地导入上述第二半导体层，设定上述离子注入的剂量和加速能量，以使形成在新层积的上述第二半导体层中的上述第二个第二导电型杂质区域分别与沿深度方向对置的上述第二个第二导电型杂质区域分离地配置。

[0040] 另外，本发明的半导体装置的制造方法的特征在于，在上述发明的上述第二热处理工序中，形成由沿深度方向对置的上述第一导电型杂质区域彼此相连而成的上述第一导电型半导体区域，以及由沿深度方向对置的上述第二个第二导电型杂质区域彼此以及上述第一个第二导电型杂质区域相连而成的上述第二导电型半导体区域。

[0041] 另外，本发明的半导体装置的制造方法的特征在于，在上述发明的上述第二热处理工序中，形成由沿深度方向对置的上述第二个第二导电型杂质区域彼此以及上述第二个第二导电型杂质区域相连而成的上述第二导电型半导体区域。

[0042] 另外，本发明的半导体装置的制造方法的特征在于，在上述发明的上述第一热处理工序中，在1000℃以下的温度下进行350分钟以下的上述第一热处理。

[0043] 另外，本发明的半导体装置的制造方法的特征在于，在上述发明中，在上述第一热处理工序之后，在上述活性区域中，在上述第一半导体层形成包括金属、氧化膜和半导体的绝缘栅结构的元件构造形成工序。上述第二热处理工序与上述元件构造形成工序所包括的各工序中的使形成有沟道的半导体区域扩散的扩散工序同时进行。

[0044] 另外，本发明的半导体装置的制造方法的特征在于，在上述发明中，上述第二并列pn层形成在上述终端构造部。

[0045] 另外，本发明的半导体装置的制造方法的特征在于，在上述发明中，将上述第一导电型半导体区域与上述第二导电型半导体区域之间的重复间距设定为3.0μm以下。

[0046] 另外，本发明的半导体装置的制造方法的特征在于，在上述发明中，将相邻的上述第二导电型半导体区域的间距设定为3.0μm以下。

[0047] 另外，本发明的半导体装置的制造方法的特征在于，在上述发明中，上述第一形成工序包括沉积第一导电型的第三半导体层的工序、在上述第三半导体层形成预定深度的沟槽的工序、将第二导电型的第四半导体层埋入到上述沟槽的工序、使上述第四半导体层的表面平坦化并使上述第三半导体层的表面露出的工序。

[0048] 另外，本发明的半导体装置的制造方法的特征在于，在上述发明的上述第一热处理工序中，在1000℃以下的温度下进行350分钟以下的上述第一热处理。

[0049] 另外，本发明的半导体装置的制造方法的特征在于，在上述发明的上述第二热处理工序中，形成将沿深度方向对置的上述第一个第二导电型杂质区域和上述第四半导体层相连而成的上述第二导电型半导体区域。

[0050] 另外，本发明的半导体装置的制造方法的特征在于，在上述发明的上述第二热处理工序中，环状地形成上述第一个第二导电型杂质区域。

[0051] 根据上述发明，由于在第一并列pn层上所沉积的第一半导体层进行用于形成第二并列pn层的p型区域的离子注入之后形成局部绝缘膜，所以当在最上层的第二半导体层进行用于形成各p型区域的离子注入时，在半导体部表面不存在由于局部绝缘膜而产生的阶梯部。因此，当在制作例如耐低压功率器件时，即使在要求并列pn层的微小化的情况下，也能够不产生图案缺陷而高精度地形成离子注入用掩模。据此，能够在终端构造部高精度地形成到达半导体部表面的第二并列pn层，并且能够提高终端构造部的耐压。因此，能够使终端构造部的耐压高于活性区域的耐压。并且，根据上述发明，由于局部绝缘膜通过低温热处理形成，并且在p型基区(形成有沟槽的半导体区域)的热扩散时使第一并列pn层和第二并列pn层的各区域同时扩散，所以能够抑制由于现有局部绝缘膜的形成等而在半导体部中产生过渡的杂质扩散。据此，由于能够防止第一并列pn层和第二并列pn层消失，所以通过第一并列pn层和第二并列pn层能够获得低导电电阻效果。

[0052] 发明效果

[0053] 根据本发明的半导体装置的制造方法，起到能够提高元件特性，并且能够高精度地形成超结构造的效果。

附图说明

[0054] 图1A是示出实施方式1的半导体装置的平面构造的俯视图。

[0055] 图1B是示出实施方式1的半导体装置的截面构造的截面图。

[0056] 图1C是示出实施方式1的半导体装置的截面构造的截面图。

[0057] 图2是示出实施方式1的半导体装置的截面构造的截面图。

[0058] 图3是示出实施方式1的半导体装置的制造过程中的状态的截面图。

[0059] 图4是示出实施方式1的半导体装置的制造过程中的状态的截面图。

[0060] 图5是示出实施方式1的半导体装置的制造过程中的状态的截面图。

[0061] 图6是示出实施方式1的半导体装置的制造过程中的状态的截面图。

[0062] 图7是示出实施方式2的半导体装置的制造过程中的状态的截面图。

[0063] 图8是示出实施方式2的半导体装置的制造过程中的状态的截面图。

[0064] 图9是示出实施方式2的半导体装置的制造过程中的状态的截面图。

[0065] 图10是示出实施方式2的半导体装置的制造过程中的状态的截面图。

[0066] 图11是示出实施方式3的半导体装置的制造过程中的状态的截面图。

[0067] 图12是示出实施方式3的半导体装置的制造过程中的状态的截面图。

[0068] 图13是示出实施方式3的半导体装置的制造过程中的状态的截面图。

[0069] 图14是示出实施方式3的半导体装置的制造过程中的状态的截面图。

[0070] 图15是示出实施方式3的半导体装置的制造过程中的状态的截面图。

[0071] 图16是示出实施方式3的半导体装置的制造过程中的状态的截面图。

[0072] 图17是示出实施方式3的半导体装置的制造过程中的状态的截面图。

[0073] 图18A是示出实施方式4的半导体装置的平面构造的俯视图。

[0074] 图18B是示出实施方式4的半导体装置的截面构造的截面图。

[0075] 图18C是示出实施方式4的半导体装置的截面构造的截面图。

[0076] 图19是示出实施方式5的半导体装置的制造过程中的状态的截面图。

[0077] 图20是示出实施例1的半导体装置的等电位线的说明图。

[0078] 图21是示出比较示例的半导体装置的等电位线的说明图。

[0079] 图22是示出比较示例的半导体装置的构造的示意性截面图。

[0080] 图23是示出氧化温度和p型区域的扩散长度之间的关系的特性图。

[0081] 图24是示出现有的超结半导体装置的制造过程中的状态的截面图。

[0082] 图25是示意性地示出在现有的超结半导体装置的制造过程中产生了缺陷的状态的截面图。

[0083] 符号说明：

[0084] 1、60、70：n+型半导体基板

[0085] 2：n型缓冲层

[0086] 3：第一并列pn层

[0087] 4：沟槽(埋入有栅电极的沟槽)

[0088] 5：栅绝缘膜

[0089] 6：栅电极

[0090] 7：p型基区

[0091] 8：n+型源区

[0092] 9：第一层间绝缘膜

[0093] 10：源电极

[0094] 11：第一并列pn层的p型区域

[0095] 12a：LOCOS膜的内侧的端部正下方的p型区域

[0096] 12b：第二并列pn层的p型区域

[0097] 12c：p型RESURF区域

[0098] 13：第一并列pn层的n型区域

[0099] 14：第二并列pn层的n型区域

[0100] 15：第二并列pn层

[0101] 16：LOCOS膜

[0102] 17：LOCOS膜的内侧的端部

[0103] 18：第二层间绝缘膜

[0104] 19：场板电极

[0105] 20：终止电极

[0106] 21：活性区域

[0107] 22：终端构造部

[0108] 23：活性区域和终端构造部之间的边界

[0109] 31、33、35、62、66、76：抗蚀掩模

[0110] 32：第一离子注入

[0111] 34：第二离子注入

[0112] 36：第三离子注入

[0113] 37、80：氮化膜

[0114] 40、61、71、75、81：n型外延层

[0115] 41：n型杂质区域

[0116] 42、43a、43b、64、68a、68b、78a、78b：p型杂质区域

[0117] 44、67、79：n型区域

[0118] 51：LOCOS膜的内侧的端部正下方的部分

[0119] 52：击穿发生位置

[0120] 63：第四离子注入

[0121] 65：第五离子注入

[0122] 72：绝缘膜

[0123] 73：沟槽(用于形成第一并列pn层的沟槽)

[0124] 74：p型半导体层(p型外延层)

[0125] 77：第六离子注入

[0126] 82：p型外延层

[0127] 83：沟槽

[0128] 84：n型半导体层(n型外延层)

具体实施方式

[0129] 以下，将参照附图详细说明本发明的半导体装置的制造方法的优选实施方式。在本说明书和附图中，在前缀有n或p的层或区域中，分别表示电子或空穴为多数载流子。并且，标记于n或p的+和-分别表示与没有标记+和-的层或区域相比具有高掺杂浓度和低掺杂浓度。应予说明，在以下的实施方式的说明以及附图中，对同样的结构标记相同的符号，并且省略重复的说明。

[0130] (实施方式1)

[0131] 关于实施方式1的半导体装置的构造，将以沟槽栅结构的纵型MOSFET为例来进行说明。图1A是示出实施方式1的半导体装置的平面构造的俯视图。图1B、图1C、图2是示出实施方式1的半导体装置的截面构造的截面图。在图1A中示出了从正面侧(上方)观察在n+型半导体基板1上层积多个外延层而成的外延基体(半导体芯片)时终端构造部22的半导体部表面(后述的构成超结构造的第二并列pn层15的表面)。并且，图1B示出了图1A的A-A′截面图，图1C示出了图1A的B-B′截面图。图2示出了图1A的C-C′截面图，并且示出了从活性区域21的MOS栅(由金属-氧化膜-半导体构成的绝缘栅)结构到终端构造部22的终止电极20的范围内的截面构造。活性区域21是导通状态时电流流过的区域(负责电流驱动)。终端构造部
22是围绕活性区域21的周围，缓和基体正面(半导体部表面)侧的电场并保持耐压的区域。

[0132] 如图1A至图1C、图2所示，在实施方式1的半导体装置中，在成为n+型漏区的n+型半导体基板1的正面上设置有例如由n型外延层构成的n型缓冲层2。n型缓冲层2具有抑制杂质+离子从n 型半导体基板1侵入到后述的第一并列pn层3中，并确保活性区域21的耐压的功能。n型缓冲层2的杂质浓度优选为例如1×1014/cm3以上且1×1016/cm3以下程度。n型缓冲层
2的厚度优选为例如1.0μm以上且5.0μm以下。其理由是因为当n型缓冲层2的厚度在上述范围之外时，不能充分地发挥通过设置n型缓冲层2而获得的效果。并且，当n型缓冲层2的杂质浓度和厚度在上述范围之外时，耐压和导通电阻之间的平衡遭到破坏，而不能获得良好的特性。

[0133] 在n型缓冲层2的与n+型半导体基板1侧相反的一侧的表面上，构成有超结构造，该超结构造是将漂移层设置为使n型区域13和p型区域11沿与基板主表面平行的方向(横向)交替地重复配置而成的第一并列pn层3。第一并列pn层3例如由n型外延层构成。第一并列pn层3设置在从活性区域21到终端构造部22的范围内。第一并列pn层3在活性区域21中构成MOS栅结构，在终端构造部22中构成例如场板等的耐压结构。第一并列pn层3的n型区域13和p型区域11具有沿与n型区域13和p型区域11交替地重复排列的方向正交的方向，且沿与基体主表面平行的方向延伸的条状的平面布局。并且，后述的LOCOS膜的内侧的端部正下方的p型区域12a和p型RESURF区域12c配置为围绕活性区域21的周围的同心圆状(环状)的平面布局。

[0134] 在活性区域21中，在第一并列pn层3的基体正面侧设置有由沟槽4、栅绝缘膜5、栅电极6、p型基区7和n+型源区8构成的通常的沟槽栅型MOS栅结构。具体地，设置有沟槽4，该沟槽4始于基体正面并到达第一并列pn层3的n型区域13。在沟槽4的内部，沿沟槽4的内壁设置有栅绝缘膜5，在栅绝缘膜5的内侧设置有栅电极6。在基体正面的表面层以被相邻的沟槽4夹住且与沟槽4的侧壁的栅绝缘膜5接触的方式设置有p型基区7。在p型基区7的内部以与沟槽4的侧壁的栅绝缘膜5接触的方式设置有n+型源区8。在p型基区7的内部也可以设置有p+型接触区域(未图示)。

[0135] 栅电极6被BPSG(Boro Phospho Silicate Glass：硼磷硅玻璃)或PSG等的第一层间绝缘膜9覆盖。源电极10经由沿基板深度方向(纵向)贯穿第一层间绝缘膜9的接触孔与p型基区7(或p+型接触区域)和n+型源区8接触，并且通过第一层间绝缘膜9而与栅电极6电绝缘。源电极10的外侧(芯片端部侧)的端部隔着第一层间绝缘膜9延伸到后述的场板电极19的覆盖第二并列pn层15的部分上。上述的活性区域21的MOS栅结构是一个示例，例如，也可以采用在外延基体上设置平板状的MOS栅的平面栅结构来代替沟槽栅结构。在例如100V左右的耐低压等级的耐低压半导体装置中，当考虑通过第一并列pn层3的微小化来降低导通电阻时，通过形成沟槽栅结构有利于获得更好的导通电阻降低的效果。

[0136] 在活性区域21和终端构造部22之间的边界23处的第一并列pn层3的基体正面侧的表面上，在从活性区域21到终端构造部22的范围内设置有构成RESURF结构的p型区域(p型RESURF区域)12c。p型RESURF区域12c例如设置为横跨第一并列pn层3的相邻的多个p型区域11。并且，p型RESURF区域12c例如与在最外侧的沟槽4的外侧的侧壁设置的栅绝缘膜5接触。
源电极10经由沿纵向贯通第一层间绝缘膜9的接触孔连接到p型RESURF区域12c。在终端构造部22中，源电极10与半导体部(p型RESURF区域12c)仅在与活性区域21的边界23处接触。

[0137] 在终端构造部22中，在比p型RESURF区域12c更靠近外侧的位置，在第一并列pn层3的基体正面侧的表面上设置有使n型区域14和p型区域12b交替地重复而配置的第二并列pn层15。第二并列pn层15的n型区域14和p型区域12b分别配置在第一并列pn层3的n型区域13和p型区域11的基体正面侧的表面上。并且，第二并列pn层15的n型区域14和p型区域12b露出于半导体部表面(基体正面与后述的第二层间绝缘膜18之间的界面)。第二并列pn层15的截面构造和平面布局与第一并列pn层3相同。即，在终端构造部22中构成有超结构造，该超结构造为将漂移层设置为第一并列pn层3和第二并列pn层15。

[0138] 第二并列pn层15的n型区域14和p型区域12b的杂质浓度分别与第一并列pn层3的n型区域13和p型区域11的杂质浓度为相同程度。第二并列pn层15的n型区域14和p型区域12b的杂质浓度设定为在截止状态下向源-漏间施加有电压的情况下使从p型区域12b和n型区域14之间的pn结延伸的耗尽层沿横向扩展的较低的浓度。在第二并列pn层15的基体正面侧的表面(即，半导体部表面)处，在比p型RESURF区域12c更靠近外侧的位置，以与p型RESURF区域12c分离的方式，通过例如LOCOS法设置LOCOS膜16作为场绝缘膜。LOCOS膜16用作与配置在比终端构造部22更外侧的其它元件电分离的元件分离区域。

[0139] 在第二并列pn层15的内部，与p型RESURF区域12c分离地设置有p型区域12a，以覆盖LOCOS膜16的内侧(芯片内侧(活性区域21侧))的端部17的下侧(半导体部侧)。p型区域12a从半导体部表面沿深度方向贯通第二并列pn层15而到达第一并列pn层3。p型区域12a可以配置为包括由于LOCOS膜16的内侧的端部(鸟嘴)17而在半导体部表面产生的阶梯部下部(LOCOS膜16的内侧的端部17正下方(半导体部的与LOCOS膜16的内侧的端部17接触的部分))，例如，可以设置为横跨在第一并列pn层3的相邻的多个p型区域11上并且比p型区域11的宽度宽，也可以设置为仅在一个p型区域11上并具有与p型区域11相同程度的宽度。

[0140] 即，p型区域12a配置为包括LOCOS膜16的内侧的端部17正下方即可，即使在仅设置在第一并列pn层3的一个p型区域11上的情况下也能够充分提高耐压。当仅在第一并列pn层3的一个p型区域11上设置p型区域12a时，可以通过适当地调整离子注入(后述的第三离子注入36)的剂量以使LOCOS膜16的内侧的端部17正下方沿横向相邻的p型区域12a、12b之间彼此不连接，从而能够使终端构造部22(比p型RESURF区域21c更靠近外侧)的基体正面侧的表面层全部形成为超结构造。在p型RESURF区域12c的一部分、第二并列pn层15、p型区域12a以及LOCOS膜16上，隔着第二层间绝缘膜18设置有场板电极19。场板电极19通过第一层间绝缘膜9与源电极10电绝缘。

[0141] 场板电极19的内侧的端部隔着第二层间绝缘膜18在p型RESURF区域12c上延伸。在芯片外周部的第一层间绝缘膜9上与源电极10分离而设有终止电极(EQR(EQui-potential Ring：等电位环)电极)20。终止电极20经由沿深度方向贯通第一层间绝缘膜9的接触孔与场板电极19接触。并且，终止电极20隔着第二层间绝缘膜18、场板电极19和第一层间绝缘膜9而覆盖LOCOS膜16、p型区域12a以及第二并列pn层15的一部分。在n+型半导体基板1的背面(基体背面)从活性区域21到终端构造部22的范围内设有漏电极(未图示)。

[0142] 接下来，对实施方式1的半导体装置的制造方法进行说明。图3至图6是示出实施方式1的半导体装置的制造过程中的状态的截面图。在图3至图6中示出了图2所示的终端构造部22的比p型RESURF区域12c更靠近外侧的部分。首先，如图3所示，通过外延生长法在n+型半导体基板(半导体晶片)1的正面沉积n型外延层40。然后，通过光刻和蚀刻，在n型外延层40上形成抗蚀掩模31，使该抗蚀掩模31与第一并列pn层3的n型区域13的形成区域对应的部分开口。然后，以抗蚀掩模31作为掩模进行n型杂质的第一离子注入32。如图4所示，通过该第一离子注入32，在n型外延层40的表面层形成有成为第一并列pn层3的n型区域13的n型杂质区域41(点状的阴影部分)。

[0143] 接下来，去除抗蚀掩模31之后，通过光刻和蚀刻，在n型外延层40上形成抗蚀掩模33，使该抗蚀掩模33与第一并列pn层3的p型区域11的形成区域对应的部分开口。然后，以抗蚀掩模33作为掩模进行p型杂质的第二离子注入34。如图5所示，通过该第二离子注入34，在n型外延层40的表面层形成有成为第一并列pn层3的p型区域11的p型杂质区域42(斜线状的阴影部分)。即，n型杂质区域41和p型杂质区域42沿横向交替重复地配置在n型外延层40的表面层。重复地进行该n型外延层40的层积和n型杂质区域41和p型杂质区域42的形成，而使层积多层而成的n型外延层40的总厚度达到预定厚度(例如，第一并列pn层3的厚度)。在第一层n型外延层40形成n型杂质区域41和p型杂质区域42的顺序可以互换。

[0144] 接下来，在n型外延层40上再沉积成为最上层的n型外延层(以下，称为最上层的n型外延层40)。由此，层积多层而成的n型外延层40的总厚度例如成为产品的厚度(外延基体的厚度)。然后，通过光刻和蚀刻，在基体正面(外延基体的n型外延层40侧的表面)上形成预定位置进行了开口的抗蚀掩模35。在该抗蚀掩模35与p型RESURF区域12c、第二并列pn层15的p型区域12b以及后面的工序中形成的LOCOS膜16的内侧的端部17正下方的p型区域12a的各形成区域对应的部分分别具有开口部。在形成抗蚀掩模35时，由于LOCOS膜16还未形成在基体正面，因此在最上层的n型外延层40的表面不存在由于LOCOS膜16而产生的阶梯部。因此，能够在不发生图案缺陷的状态下高精度地形成具有微小图案的抗蚀掩模35。

[0145] 接下来，以抗蚀掩模35作为掩模进行p型杂质的第三离子注入36。如图6所示，通过该第三离子注入36，在最上层的n型外延层40的表面层形成有成为p型RESURF区域12c的p型杂质区域(未图示)、成为第二并列pn层15的p型区域12b的p型杂质区域43b以及成为LOCOS膜16的内侧的端部17正下方的p型区域12a的p型杂质区域43a(最上层的阴影部分)。该第三离子注入36例如是用于形成已知的p型RESURF区域12c的离子注入。因此，能够不增加工序数量而使p型RESURF区域12c与p型区域12a、12b同时形成。并且，在最上层的n型外延层40，不进行用于形成n型杂质区域41的n型杂质的离子注入，而是将未导入p型杂质的部分(即，被抗蚀掩模35覆盖的部分，以下，称为n型区域)44作为第二并列pn层15的n型区域14而保留。据此，能够减少工序数量。

[0146] 在上述用于形成第一并列pn层3和第二并列pn层15的第一离子注入32、第二离子注入34、第三离子注入36中，将在新沉积的上层的n型外延层40的表面层形成的n型杂质区域41配置在与形成于下层的n型外延层40的表面层的n型杂质区域41沿纵向对置的位置，将在新沉积的上层的n型外延层40的表面层形成的p型杂质区域42、43a、43b配置在与形成于下层的n型外延层40的表面层的p型杂质区域42沿纵向对置的位置。这些沿纵向对置的n型杂质区域41彼此、以及p型杂质区域42、43a、43b彼此在后述的形成MOS栅结构时的扩散工序中沿纵向相连。因此，在该第一离子注入32、第二离子注入34、第三离子注入36的时刻，形成于上层的n型外延层40的n型杂质区域41和p型杂质区域42、43a、43b也可以分别不与沿纵向对置的下层的n型外延层40的n型杂质区域41和p型杂质区域42接触。在这种情况下，也可以设定第一离子注入32、第二离子注入34、第三离子注入36的剂量和加速能量，以使在新层积而成的n型外延层40形成的n型杂质区域41和p型杂质区域42分别与沿深度方向对置的n型杂质区域41和p型杂质区域42分离而配置。具体地，第一离子注入32和第二离子注入34的剂量和加速能量例如为：在磷(P)的情况下，剂量为1.5×1013/cm2，加速能量为150keV，在硼13 2
(B)的情况下，剂量为1.5×10 /cm ，加速能量为100keV。并且，第三离子注入36的剂量例如为5.0×1013/cm2，加速能量例如为50keV。

[0147] 另外，与后述的氧化膜生长(用于形成LOCOS膜16的热处理)相同地，上述n型外延层40的外延生长优选为例如在1100℃以下程度的低温下进行。即，上述外延生长和/或后述氧化膜生长优选为在使n型杂质区域41、n型区域44和p型杂质区域42、43a、43b的扩散得到了抑制(几乎不扩散)的低温下进行。其理由是因为能够防止沿横向相邻的p型杂质区域42彼此、p型杂质区域43a、43b彼此相连，并且能够防止n型杂质区域41和n型区域44消失。另外，还因为通过抑制半导体部中的杂质扩散，而在外延生长和/或氧化膜生长时尽可能地使沿纵向对置的n型杂质区域41彼此和/或p型杂质区域42、43a、43b彼此维持与各区域形成时大致相同的状态，即，相互分离而配置的状态，从而能够减小导通电阻。

[0148] 接下来，通过减压CVD法，在基体正面上形成氮化膜37。然后，通过光刻和蚀刻而选择性地去除氮化膜37，使n型外延层40的与LOCOS膜16的形成区域对应的部分露出。然后，以氮化膜37的保留部分作为掩模，通过例如热解氧化(热处理)，在n型外延层40的露出部分形成LOCOS膜16(第二热处理工序)。此时，以使LOCOS膜16的内侧的端部17位于成为p型区域12a的p型杂质区域43a上的方式形成LOCOS膜16。通过热解氧化等的热氧化来形成LOCOS膜
16，能够提高LOCOS膜16和半导体部之间的密合性，因此优选。

[0149] 另外，用于形成LOCOS膜16的热处理优选为在使n型杂质区域41、n型区域44和p型杂质区域42、43a、43b的扩散得到了抑制的低温下长时间进行，从而不发生如上所述沿横向相邻的p型杂质区域42彼此和/或p型杂质区域43a、43b彼此相连而使n型杂质区域41和n型区域44消失的情况，并且维持沿纵向对置的n型杂质区域41彼此或p型杂质区域42、43a、43b彼此分离的状态(不连接)。具体地，用于形成LOCOS膜16的热处理条件可以是例如设热处理温度为1000℃以下的程度，热处理时间为200分钟以上350分钟以下的程度。通过这样的低温且长时间的热处理的氧化膜的生长尤其是在第一并列pn层3的n型区域13和p型区域11以及第二并列pn层15的n型区域14和p型区域12b的宽度(重复间距)为3.0μm以下的情况下具有有益效果。另一方面，当热处理温度过低时，不能得到足够的LOCOS膜16的厚度。因此，用于形成LOCOS膜16的热处理温度优选为950℃以上程度。

[0150] 接下来，在去除氮化膜37之后，形成活性区域21的MOS栅结构。具体地，当在活性区域21形成例如沟槽栅型MOS栅结构时，首先，通过光刻和蚀刻，在基体正面上形成抗蚀掩模，使该抗蚀掩模与沟槽4的形成区域对应的部分开口(未图示)。然后，以该抗蚀掩模作为掩模进行蚀刻，并且从基体正面形成沟槽4，该沟槽4的深度比最上层的n型外延层40的厚度深。然后，去除用于形成沟槽4的抗蚀掩模。然后，沿最上层的n型外延层40的表面和沟槽4的内壁形成绝缘膜，并且在该绝缘膜上以埋入到沟槽4的内部的方式沉积多晶硅(poly-Si)层。
然后，将多晶硅层图案化。

[0151] 沿沟槽4的内壁形成的绝缘膜为栅绝缘膜5，埋入到沟槽4的内部的多晶硅层为栅电极6。此时，例如，在终端构造部22中，在n型外延层40的表面形成的绝缘膜成为第二层间绝缘膜18，在成为第二层间绝缘膜18的绝缘膜上沉积而成的多晶硅层为场板电极19。然后，通过光刻和蚀刻，在基体正面上形成抗蚀掩模(未图示)，使该抗蚀掩模与p型基区7的形成区域对应的部分开口。然后，以该抗蚀掩模作为掩模进行p型杂质的离子注入，并在最上层的n型外延层40的表面层形成p型基区7，该p型基区7的深度与最上层的n型外延层40的厚度为相同程度。

[0152] 接下来，在去除了用于形成p型基区7的抗蚀掩模之后，通过热处理(drive-in：推阱)使p型基区7扩散(第二热处理工序)。在该p型基区7的热扩散处理中，使p型基区7扩散的同时，也使成为p型RESURF区域12c的p型杂质区域、成为第二并列pn层15的p型区域12b的p型杂质区域43b以及成为LOCOS膜16的内侧的端部17正下方的p型区域12a的p型杂质区域43a扩散。据此，在层积多层而成的n型外延层40的内部沿纵向对置的n型杂质区域41彼此相连，且沿纵向对置的p型杂质区域42、43a、43b彼此相连。据此，形成有第一并列pn层3的n型区域13和p型区域11以及第二并列pn层15的n型区域14和p型区域12b。在被第一并列pn层3和第二并列pn层15与n+型半导体基板1夹持的部分保留的n型外延层40成为n型缓冲层2。

[0153] 如此，在p型基区7的热扩散处理之前，设定各工序中的热处理条件，以使沿纵向对置的n型杂质区域41彼此以及沿纵向对置的p型杂质区域42彼此不相连。具体地，通过在低温下进行用于形成LOCOS膜16的热处理，或省略p型RESURF区域12c的热扩散处理，从而在LOCOS膜16的形成到p型基区7的热扩散处理前为止抑制半导体部中的杂质扩散。并且，通过p型基区7的热扩散处理而使沿纵向对置的n型杂质区域41彼此以及沿纵向对置的p型杂质区域42、43a、43b彼此相连，从而形成第一并列pn层3的n型区域13和p型区域11以及第二并列pn层15的n型区域14和p型区域12b。据此，能够抑制由于在半导体部中的杂质扩散的不良影响而导致导通电阻升高。

[0154] 接下来，通过光刻和蚀刻，在基体正面上形成与p+型接触区域(未图示)的形成区域对应的部分进行了开口的抗蚀掩模(未图示)。然后，以该抗蚀掩模为掩模进行p型杂质的离子注入，而在p型基区7的内部形成p+型接触区域。然后，在去除了用于形成p+型接触区域的抗蚀掩模之后，在基体正面上形成与n+型源区8的形成区域对应的部分开口的抗蚀掩模(未图示)。然后，以该抗蚀掩模为掩模进行n型杂质的离子注入，而在p型基区7的内部形成n+ +型源区8。然后，在去除了用于形成n 型源区8的抗蚀掩模之后，由第一层间绝缘膜9覆盖基体正面。

[0155] 接下来，通过光刻和蚀刻使基体正面上的绝缘膜(成为栅绝缘膜5和第二层间绝缘膜18的绝缘膜)和第一层间绝缘膜9图案化，从而形成供n+型源区8和p+型接触区域露出的接触孔、供p型RESURF区域12c露出的接触孔、供场板电极19的一部分露出的接触孔。然后，在基体正面上以埋入到接触孔的方式形成金属电极。然后，通过光刻和蚀刻使金属电极图案化，从而形成源电极10、终止电极20、栅极焊盘(未图示)。之后，通过将外延基体切割(切断)为芯片形状，从而完成图1A至图1C、图2所示的超结半导体装置。

[0156] 如上所述，根据实施方式1，由于在n型外延层进行用于形成第一并列pn层的离子注入，进而在最上层的n型外延层进行用于形成p型RESURF区域、第二并列pn层的p型区域和LOCOS膜的内侧的端部正下方的p型区域的离子注入之后形成LOCOS膜，因此当对最上层的n型外延层进行用于形成各p型区域的离子注入时，在半导体表面不存在由于LOCOS膜而产生的阶梯部。因此，例如在制造耐低压功率器件时，即使在实现了并列pn层的微小化的情况下，也能够不产生图案缺陷而高精度地形成离子注入用掩模。据此，能够在终端构造部中高精度地形成到达半导体部表面的第二并列pn层，而能够提高终端构造部的耐压。并且，能够在形成第二并列pn层的同时，以覆盖由于半导体部表面的LOCOS膜而产生的阶梯部的方式形成p型区域，因此能够缓和在LOCOS膜的内侧的端部正下方的电场集中，进而能够提高终端构造部的耐压。因此，能够使终端构造部的耐压高于活性区域的耐压，而能够提高整个元件的耐压。并且，根据实施方式1，由于LOCOS膜通过低温的热处理形成，并且在p型基区热扩散时使p型RESURF区域、第一并列pn层和第二并列pn层的各区域以及LOCOS膜的内侧的端部正下方的p型区域一起扩散，因此能够抑制现有的由于LOCOS膜的形成等而产生在半导体部中的过渡的杂质扩散。据此，能够防止第一并列pn层和第二并列pn层消失，因此能够通过第一并列pn层和第二并列pn层获得低导通电阻的效果。因此，能够实现低导通电阻，并提高整个元件的耐压。

[0157] (实施方式2)

[0158] 对实施方式2的半导体装置的制造方法进行说明。图7至图10是示出实施方式2的半导体装置的制造过程中的状态的截面图。在图7至图10中，示出图2所示的终端构造部22的比p型RESURF区域12c更靠近外侧的部分。实施方式2的半导体装置的构造与实施方式1的构造相同(参照图1A至图1C、图2)。首先，如图7所示，通过外延生长法，在n+型半导体基板(半导体晶片)60的正面沉积n型外延层61。然后，通过光刻和蚀刻，在n型外延层61上形成抗蚀掩模62，使抗蚀掩模62与第一并列pn层3的p型区域11的形成区域对应的部分开口。然后，以抗蚀掩模62作为掩模进行p型杂质的第四离子注入63。如图8所示，通过该第四离子注入63，在n型外延层61的表面层形成有成为第一并列pn层3的p型区域11的p型杂质区域64(斜线状的阴影部分)。即，与实施方式1的半导体装置的制造方法不同点在于：在n型外延层61的表面层沿横向仅重复配置有p型杂质区域64。重复进行该n型外延层61的沉积、p型杂质区域64的形成以及抗蚀掩模62的去除，而使层积多层而成的n型外延层61的总厚度成为预定厚度(例如，第一并列pn层3的厚度)。

[0159] 然后，如图9所示，在n型外延层61上再沉积成为最上层的n型外延层(以下，称为最上层的n型外延层61)。据此，使层积多层而成的n型外延层61的总厚度成为例如产品厚度(外延基体的厚度)。然后，通过光刻和蚀刻，在基体正面(外延基体的位于n型外延层61侧的表面)上形成预定位置进行了开口的抗蚀掩模66。在该抗蚀掩模66，与p型RESURF区域12c、第二并列pn层15的p型区域12b以及后面的工序中形成的LOCOS膜16的内侧的端部17正下方的p型区域12a的各形成区域对应的部分分别具有开口部。在形成抗蚀掩模66时，由于LOCOS膜16还未形成在基体正面，因此在最上层的n型外延层61的表面不存在由于LOCOS膜16而产生的阶梯部。因此，能够在不发生图案缺陷的状态下高精度地形成精细图案的抗蚀掩模66。

[0160] 然后，以抗蚀掩模66作为掩模进行p型杂质的第五离子注入65。如图10所示，通过该第五离子注入65，在最上层的n型外延层61的表面层形成成为p型RESURF区域12c的p型杂质区域(未图示)、成为第二并列pn层15的p型区域12b的p型杂质区域68b以及成为LOCOS膜16的内侧的端部17正下方的p型区域12a的p型杂质区域68a(最上层的阴影部分)。该第五离子注入65例如是用于形成已知的p型RESURF区域12c的离子注入。因此，能够不增加工序数量而在形成p型RESURF区域12c的同时形成p型区域12a、12b。并且，在最上层的n型外延层
61，未导入p型杂质的部分(即，被抗蚀掩模66覆盖的部分。以下，称为n型区域)67作为第二并列pn层15的n型区域14而保留。进一步，在形成第一并列pn层3时，在n型外延层61的表面层不进行用于形成n型杂质区域的离子注入。据此，能够减少工序数量。

[0161] 在上述用于形成第一并列pn层3和第二并列pn层15的第四离子注入63和第五离子注入65中，将形成在新沉积的上层的n型外延层61的表面层的p型杂质区域64、68a、68b分别配置在与形成于下层的n型外延层61的表面层的p型杂质区域64沿纵向对置的位置。这些沿纵向对置的p型杂质区域64、68a、68b彼此在后述的形成MOS栅结构时的扩散工序中沿纵向相连。因此，在该第四离子注入63和第五离子注入65的时刻，在上层的n型外延层61形成的p型杂质区域64、68a、68b也可以不与沿纵向对置的下层的n型外延层61的p型杂质区域64接触。在这种情况下，也可以设定第四离子注入63和第五离子注入65的剂量和加速能量，以使形成在新层积的n型外延层61中的p型杂质区域64分别与沿深度方向对置的p型杂质区域64分离而配置。第四离子注入63的剂量和加速能量例如在硼(B)的情况下，剂量为1.5×1013/cm2左右，加速能量为100keV左右。并且，第五离子注入65的剂量例如为5.0×1013/cm2左右，加速能量例如为50keV左右。

[0162] 另外，与后述的氧化膜生长(用于形成LOCOS膜16的热处理)相同地，上述n型外延层61的外延生长优选为在例如1100℃以下程度的低温下进行。即，上述外延生长和/或后述氧化膜生长优选为在使p型杂质区域64、68a、68b的扩散得到了抑制(几乎不扩散)的低温下进行。其理由是因为能够防止沿横向相邻的p型杂质区域64彼此和/或p型杂质区域68a、68b彼此相连。另外，还因为通过抑制半导体部中的杂质扩散，而在外延生长和/或氧化膜生长时，尽可能地使沿纵向对置的p型杂质区域64、68a、68b彼此维持与该各区域形成时大致相同的状态，即，相互分离而配置的状态，从而能够减小导通电阻。

[0163] 接下来，通过减压CVD法，在基体正面上形成氮化膜37。然后，通过光刻和蚀刻选择性地去除氮化膜37，从而使n型外延层61的与LOCOS膜16的形成区域对应的部分露出。然后，以氮化膜37的保留部分作为掩模，通过例如热解氧化(热处理)，从而在n型外延层61的露出部分形成LOCOS膜16(第二热处理工序)。此时，以使LOCOS膜16的内侧的端部17位于成为p型区域12a的p型杂质区域68a上的方式形成LOCOS膜16。通过热解氧化等的热氧化来形成LOCOS膜16，能够提高LOCOS膜16和半导体部之间的密合性，因此优选。

[0164] 另外，用于形成LOCOS膜16的热处理优选为在使p型杂质区域64、68a、68b的扩散得到了抑制的低温下长时间进行，以使如上所述的在横向相邻的p型杂质区域64彼此和/或p型杂质区域68a、68b彼此不连接，并且使沿纵向对置的p型杂质区域64、68a、68b彼此维持分离的状态。具体地，用于形成LOCOS膜16的热处理条件可以是例如设热处理温度为1000℃以下程度，设热处理时间为200分钟以上350分钟以下程度。通过这样的低温且长时间的热处理的氧化膜生长，特别是在第一并列pn层3的p型区域11以及第二并列pn层15的p型区域12b的间隔(间距)为3.0μm以下的情况下具有有益效果。另一方面，当热处理温度过低时，不能得到足够的LOCOS膜16的厚度。因此，用于形成LOCOS膜16的热处理温度优选为在950℃以上程度。

[0165] 接下来，在去除了氮化膜37之后，形成活性区域21的MOS栅结构。具体地，当在活性区域21形成例如沟槽栅型MOS栅结构时，首先，通过光刻和蚀刻，在基体正面上形成与沟槽4的形成区域对应的部分进行了开口的抗蚀掩模(未图示)。然后，以该抗蚀掩模作为掩模进行蚀刻，并且从基体正面形成沟槽4，该沟槽的深度比最上层的n型外延层61的厚度深。然后，去除用于形成沟槽4的抗蚀掩模。然后，沿最上层的n型外延层61的表面和沟槽4的内壁形成绝缘膜，并且在该绝缘膜上以埋入到沟槽4的内部的方式沉积多晶硅(poly-Si)层。然后，将多晶硅层图案化。

[0166] 沿沟槽4的内壁形成的绝缘膜为栅绝缘膜5，埋入到沟槽4的内部的多晶硅层为栅电极6。此时，例如，在终端构造部22中，在n型外延层61的表面形成的绝缘膜成为第二层间绝缘膜18，沉积在成为第二层间绝缘膜18的绝缘膜上的多晶硅层成为场板电极19。然后，通过光刻和蚀刻，在基体正面上形成抗蚀掩模(未图示)，使该抗蚀掩模与p型基区7的形成区域对应的部分开口。然后，以该抗蚀掩模作为掩模进行p型杂质的离子注入，并在最上层的n型外延层61的表面层形成p型基区7，该p型基区7的深度与最上层的n型外延层61的厚度为相同程度。

[0167] 接下来，在去除了用于形成p型基区7的抗蚀掩模之后，通过热处理(drive-in；推阱)使p型基区7扩散(第二热处理工序)。在该p型基区7的热扩散处理中，使p型基区7扩散的同时，也使成为p型RESURF区域12c的p型杂质区域、成为第二并列pn层15的p型区域12b的p型杂质区域68b以及成为LOCOS膜16的内侧的端部17正下方的p型区域12a的p型杂质区域68a扩散。据此，在层积多层而成的n型外延层61的内部沿纵向对置的p型杂质区域64、68a、
68b彼此连接。如此，形成有图2所示的第一并列pn层3的n型区域13和p型区域11以及第二并列pn层15的n型区域14和p型区域12b。在第一并列pn层3和第二并列pn层15与n+型半导体基板1所挟持的部分保留的n型外延层61成为n型缓冲层2。

[0168] 如此，在p型基区7的热扩散处理之前，设定各工序中的热处理条件，以使沿纵向对置的p型杂质区域64彼此不相连。具体地，通过在低温下进行用于形成LOCOS膜16的热处理，或省略p型RESURF区域12c的热扩散处理，从而在LOCOS膜16的形成到p型基区7的热扩散处理前为止抑制半导体部中的杂质扩散。并且，通过p型基区7的热扩散处理而使沿纵向对置的p型杂质区域64、68a、68b彼此相连，从而形成第一并列pn层3的n型区域13和p型区域11以及第二并列pn层15的n型区域14和p型区域12b。据此，能够抑制由于在半导体部中的杂质扩散的不良影响而导致导通电阻升高。

[0169] 接下来，通过光刻和蚀刻，在基体正面上形成与p+型接触区域(未图示)的形成区域对应的部分开口的抗蚀掩模(未图示)。然后，以该抗蚀掩模为掩模进行p型杂质的离子注入，而在p型基区7的内部形成p+型接触区域。然后，在去除了用于形成p+型接触区域的抗蚀掩模之后，在基体正面上形成与n+型源区8的形成区域对应的部分开口的抗蚀掩模(未图示)。然后，以该抗蚀掩模为掩模进行n型杂质的离子注入，而在p型基区7的内部形成n+型源区8。然后，在去除了形成n+型源区8时使用的抗蚀掩模之后，由第一层间绝缘膜9覆盖基体正面。

[0170] 接下来，通过光刻和蚀刻使基体正面上的绝缘膜(成为栅绝缘膜5和第二层间绝缘膜18的绝缘膜)和第一层间绝缘膜9图案化，从而形成供n+型源区8和p+型接触区域露出的接触孔、供p型RESURF区域12c露出的接触孔、供场板电极19的一部分露出的接触孔。然后，在基体正面上以埋入到接触孔的方式形成金属电极。然后，通过光刻和蚀刻使金属电极图案化，从而形成源电极10、终止电极20、栅极焊盘(未图示)。之后，通过将外延基体切割(切断)为芯片形状，从而完成图1A至图1C、图2所示的超结半导体装置。

[0171] 如上所述，根据实施方式2的半导体装置的制造方法，能够获得与前述的实施方式1相同的效果。

[0172] (实施方式3)

[0173] 对实施方式3的半导体装置的制造方法进行说明。图11至图17是示出实施方式3的半导体装置的制造过程中的状态的截面图。在图11至图17中，示出了图2所示的终端构造部22的相比p型RESURF区域12c更靠近外侧的部分。实施方式3的半导体装置的构造与实施方式1相同(参照图1A至图1C、图2)。在实施方式3的半导体装置的制造方法中，第一并列pn层3的形成方法与实施方式1不同。

[0174] 具体地，首先，如图11所示，通过外延生长法，在n+型半导体基板(半导体晶片)70的正面以预定的厚度(例如，第一并列pn层3的厚度)沉积n型外延层70。然后，在n型外延层71上形成绝缘膜72。绝缘膜72例如可以是热氧化膜、或通过气相生长法形成的氧化膜或氮化膜的单层膜、或者氧化膜和氮化膜的层积膜。然后，进行绝缘膜72的图案化而在与第一并列pn层3的p型区域11的形成区域对应的部分形成开口部。

[0175] 接下来，如图12所示，以绝缘膜72的剩余部分作为掩模，通过例如各向异性干蚀刻装置来进行蚀刻而在n型外延层71以不到达n+型半导体基板70的深度形成沟槽73。当在n型外延层71的在沟槽73的内壁露出的部分存在由蚀刻而导致的损伤层时，进一步地，通过进行针对半导体的损伤小的蚀刻和/或牺牲氧化(sacrificial oxidation)来去除沟槽73的内壁的损伤层。就针对半导体的损伤小的蚀刻而言，期望的是通过如CDE(化学干蚀刻)那样几乎不利用电场而对蚀刻物质化学地进行蚀刻半导体的方法和/或通过药物而进行的湿蚀刻来进行，而不是通过例如如RIE(反应离子蚀刻)那样使蚀刻物质通过电场等与半导体物理进行撞击的蚀刻来进行。

[0176] 接下来，如图13所示，外延生长p型半导体层(p型外延层)74而填充沟槽73的内部。此时，通过以p型半导体层74的表面至少比n型外延层71的表面高的方式来生长p型半导体层74，从而能够用在沟槽73的内部全部填充p型半导体层74。然后，如图14所示，以绝缘膜72作为终止部，通过化学机械研磨(CMP)等对p型半导体层进行研磨，从而去除p型半导体层74的沉积在绝缘膜72上的部分。

[0177] 接下来，如图15所示，去除绝缘膜72的残留部分，并且进一步研磨而去除p型半导体层74的与绝缘膜72的残留部分相同厚度的量。即，通过将p型半导体层74的从n型外延层71的表面突出了的部分与绝缘膜72一起去除，从而使n型外延层71和p型半导体层74的表面的高度一致而实现平坦化。以这样的方式将p型半导体层74与n型外延层71的被夹在沟槽73之间的部分形成为沿横向交替地重复配置的第一并列pn层3。p型半导体层74是成为第一并列pn层3的p型区域11的部分，n型外延层71的被夹在沟槽73之间的部分是成为第一并列pn层3的n型区域13的部分。

[0178] 另外，当形成第一并列pn层3时，也可以在沟槽73的形成工序中或沟槽73的形成工序之后，例如通过蚀刻将绝缘膜72全部去除，然后，在沟槽73的内部外延生长p型半导体层74(未图示)。在这种情况下，例如通过单次研磨去除p型半导体层74的从n型外延层71的表面突出的部分。据此，与上述的以绝缘膜72作为终止部的情况相同地，能够形成使n型外延层71和p型半导体层74的表面的高度一致而进行了平坦化的第一并列pn层3。

[0179] 接下来，如图16所示，与实施方式1相同地，在n型外延层71上(即，第一并列pn层3上)再沉积最上层的n型外延层75。然后，与实施方式1相同地，在基体正面(外延基体的n型外延层75侧的表面)上形成抗蚀掩模76，使该抗蚀掩模76与p型RESURF区域12c和p型区域12a、12b的各形成区域对应的部分开口。此时，与实施方式1相同地，由于LOCOS膜16还未在基体正面形成，因此在最上层的n型外延层75的表面不存在由于LOCOS膜16而产生的阶梯部。因此，能够获得与实施方式1相同的效果。

[0180] 接下来，以抗蚀掩模76作为掩模进行p型杂质的第六离子注入77。如图17所示，通过该第六离子注入77，与实施方式1相同地，在最上层的n型外延层75的表面层形成成为p型RESURF区域12c的p型杂质区域(未图示)、成为第二并列pn层15的p型区域12b的p型杂质区域78b以及成为LOCOS膜16的内侧的端部17正下方的p型区域12a的p型杂质区域78a(最上层的阴影部分)。该第六离子注入77例如是用于形成已知的p型RESURF区域12c的离子注入。因此，通过该第六离子注入77来形成p型杂质区域78a、78b，从而能够获得与实施方式1相同的效果。并且，在最上层的n型外延层75，与实施方式1相同地，将未导入p型杂质的部分(即，被抗蚀掩模76覆盖的部分(n型区域))79作为第二并列pn层15的n型区域14而保留。

[0181] 另外，当在最上层的n型外延层75的内部形成p型杂质区域78(成为p型RESURF区域12c的p型杂质区域、p型杂质区域78a、78b)时，p型杂质区域78分别配置在与沟槽73的内部的p型半导体层74沿纵向对置的位置。据此，沿纵向对置的p型杂质区域78和p型半导体层74在后面进行的MOS栅结构形成时的扩散工序中相连。因此，在进行第六离子注入77的时刻，p型杂质区域78也可以不与p型半导体层74接触。第六离子注入77的剂量和加速能量根据耐压等级而不同，例如，当使用硼作为掺杂剂时，剂量为5.0×1012/cm2以上程度，加速能量为
100keV以上程度。符号80是在之后的工序中形成LOCOS膜16时用作掩模的氮化膜。然后，与实施方式1相同地，通过顺序地进行LOCOS膜16的形成工序以后的工序，从而完成图1A至图
1C、图2所示的超结半导体装置。

[0182] 在上述实施方式3的半导体装置的制造方法中，各主要部分的尺寸和杂质浓度的+ 19 3优选条件的一例如下所述。n型半导体基板70的杂质浓度为2.0×10 /cm左右。n型外延层
71的杂质浓度为5.0×1015/cm3以上程度，其厚度为2.0μm以上程度。沟槽73的宽度为第一并列pn层3的pn列间距(p型半导体层74和n型外延层71之间的重复间距)的大约一半程度，其厚度为2.0μm以上程度。第一并列pn层3的pn列间距、以及第二并列pn层15的pn列间距(p型区域12b和n型区域14之间的重复间距)均为2.0μm左右。形成有第二并列pn层15的最上层的n型外延层75的杂质浓度为1.0×1016/cm3以上程度。

[0183] 如上所述，根据实施方式3，即使当通过将p型半导体层埋入到形成于n型外延层的沟槽内部来形成第一并列pn层时，通过对其后的工序实施方式1相同地进行，能获得与实施方式1相同的效果。进一步，例如，当重复进行n型外延层的沉积和离子注入而层积成为第一并列pn层的p型区域和n型区域的多个pn列时，沿纵向对置的pn列彼此的横向的位置和/或杂质浓度可能产生偏差。另一方面。根据实施方式3，由于能够通过在沟槽的内部埋设p型半导体层来形成第一并列pn层，所以pn列的横向的位置和/或杂质浓度不会产生偏差。因此，能够使第一并列pn层的pn列间距微小化，而能够实现低导通电阻(低导通电压)。

[0184] (实施方式4)

[0185] 对实施方式4的半导体装置的构造进行说明。图18A是示出实施方式4的半导体装置的平面构造的俯视图。图18B、图18C是示出实施方式4的半导体装置的截面构造的截面图。在图18A中示出了从正面侧(上方)观察在n+型半导体基板上层积多个外延层而成的外延基体(半导体芯片)时的终端构造部22的半导体部表面(构成超结构造的第二并列pn层15的表面)。图18B示出了图18A的D-D′截面图，图18C示出了图18A的E-E′截面图。沿图18A的切割线F-F′截面构造与实施方式1的沿切割线C-C′的截面构造相同(参照图2)。

[0186] 实施方式4的半导体装置与实施方式1的半导体装置的区别点为：第二并列pn层15的p型区域12b和n型区域14配置为围绕p型RESURF区域12c的周围的同心圆形(环状)的平面布局。据此，在相邻的p型区域12b和n型区域14中，能够防止p型区域12b的宽度局部地宽于n型区域14的宽度，并且能够防止p型区域12b的杂质浓度相对地高于n型杂质区域14的杂质浓度。因此，能够使第二并列pn层15大体保持电荷平衡。在图18A中，第二并列pn层15中图示的的与切割线D-D′、E-E′平行的虚线(纵向虚线)是在第二并列pn层15正下方的第一并列pn层3的n型区域13和p型区域11之间的边界。

[0187] 实施方式4的半导体装置的制造方法可以是在实施方式1的半导体装置的制造方法中，将在形成第二并列pn层15时使用的抗蚀掩模的与p型区域12b的形成区域对应的开口图案设为环状。另外，也可以应用实施方式2和实施方式3的半导体装置的制造方法和/或后述的实施方式5的半导体装置的制造方法来制造实施方式4的半导体装置。即使在这种情况下，也可以将在形成第二并列pn层15时使用的抗蚀掩模的与p型区域12b的形成区域对应的开口图案设为环状。

[0188] 如上所述，根据实施方式4，能够获得与实施方式1相同的效果。另外，根据实施方式4，由于通过将第二并列pn层配置为环状的平面布局能够大体保持第二并列pn层电荷平衡，因此能够防止因第二并列pn层的电荷失衡而导致终端构造部22的耐压降低。

[0189] (实施方式5)

[0190] 对实施方式5的半导体装置的制造方法进行说明。图19是示出实施方式5的半导体装置的制造过程中的状态的截面图。实施方式5的半导体装置的构造与实施方式1的构造相同(参照图1A至图1C、图2)。实施方式5的半导体装置的制造方法与实施方式3的半导体装置的制造方法的区别点为：当形成第一并列pn层3时，在p型外延层82形成沟槽83，并且将n型半导体层(n型外延层)84埋入到沟槽83的内部。

[0191] 具体地讲，首先，在n+型半导体基板70上分别以任意厚度顺序地层积n型外延层81和p型外延层82。n型外延层81作为n型缓冲层而发挥功能。然后，在p型外延层82上，与实施方式3相同地，形成作为用于形成沟槽83的蚀刻用掩模而使用的绝缘膜。对该绝缘膜进行图案化而在与第一并列pn层3的n型区域13的形成区域对应的部分形成开口。

[0192] 接下来，以绝缘膜的剩余部分作为掩模，通过例如各向异性干蚀刻装置进行蚀刻，而在p型外延层82形成沿深度方向贯通p型外延层82并到达n型外延层81的沟槽83。当在p型外延层82的在沟槽83的内壁露出的部分存在由蚀刻而导致的损伤层时，进一步地，通过进行针对外延层的损伤小的蚀刻和/或牺牲氧化，从而去除沟槽83的内壁的损伤层。

[0193] 接下来，在去除绝缘膜之后，以任意厚度外延生长n型半导体层84而填充沟槽83的内部。此时，以在p型外延层82的表面上以预定厚度沉积n型半导体层84的方式外延生长n型半导体层84。n型半导体层84的在p型外延层82的表面上进行了沉积的部分成为最上层的n型外延层。据此，形成有第一并列pn层3，该第一并列pn层3使p型外延层82的被夹在沟槽83之间的部分和n型半导体层84沿横向交替地重复配置。p型外延层82的被夹在沟槽83之间的部分是成为第一并列pn层3的p型区域11的部分，n型半导体84是成为第一并列pn层3的n型区域13的部分。到此为止的状态由图19示出。

[0194] 接下来，通过CMP等对n型半导体层84的表面的产生在沟槽83上方的中央部附近的凹陷进行研磨，以使晶片(n型半导体层84的表面)平坦化。使该n型半导体层84的表面的凹陷的深度小至0.2μm以下，或者在后面形成构成MOS栅结构的沟槽时将该凹陷去除，因此凹陷保留下来也没有问题。另外，n型半导体层84的在p型外延层82的表面上所沉积的部分(即，n型半导体层84的第一并列pn层3上的部分)的杂质浓度也可以比成为第一并列pn层3的n型区域13的部分的杂质浓度高。在这种情况下，在沉积了n型半导体层84之后(或者在使n型半导体层84的表面平坦化之后)，从n型半导体层84的表面离子注入例如磷等的n型杂质，然后可以进行与成为第一并列pn层3的上层的部分的厚度对应的量的热扩散。

[0195] 接下来，在n型半导体层84中的成为第一并列pn层3的上层的部分的表面层形成p型RESURF区域12c、第二并列pn层15的p型区域12b以及LOCOS膜16的内侧的端部17正下方的p型区域12a。p型RESURF区域12c和p型区域12a、12b的形成方法与实施方式3相同。然后，与实施方式3相同地，通过顺序地进行LOCOS膜16的形成工序以后的工序，从而完成图1A至图1C、图2所示的超结半导体装置。

[0196] 在实施方式5中，通过在形成于p型外延层82的沟槽83的内部埋设n型半导体层84，从而能够使成为第一并列pn层3的n型区域13的部分和成为最上层的n型外延层的部分同时形成。另外，在沟槽83的内部埋设n型半导体层84之后，不需要研磨表面。因此，能够简化工序，并实现由工序减少而导致的低成本化。

[0197] 在上述的实施方式5的半导体装置的制造方法中，各主要部分的尺寸和杂质浓度的优选条件的一例如下所述。n+型半导体基板70的杂质浓度为2.0×1019/cm3左右。n型外延层81的杂质浓度在1.0×1016/cm3以上程度，其厚度为2.0μm左右。沟槽83的宽度为第一并列pn层3的pn列间距(p型半导体层82和n型外延层84的重复间距)的大约一半左右，其厚度为15 3
2.0μm以上程度。p型外延层82的杂质浓度为5.0×10 /cm以上程度，其厚度为2.0μm以上程度。第一并列pn层3的pn列间距为2.0μm左右。n型半导体层84的杂质浓度为5.0×1015/cm3左右。

[0198] 如以上说明，根据实施方式5能够获得与实施方式3相同的效果。另外，根据实施方式5，由于能够通过在形成于p型外延层的沟槽的内部埋设n型半导体层来形成第一并列pn层，从而简化工序，因此能够实现低成本化。

[0199] (实施例1)

[0200] 接下来，对实施方式的半导体装置的耐压进行了验证。图20是示出实施例1的半导体装置的等电位线的说明图。图21是示出比较示例的半导体装置的等电位线的说明图。图22是示意性地示出比较示例的半导体装置的构造的截面图。首先，根据上述的实施方式的半导体装置的制造方法制作(制造)成超结半导体装置(以下，称为实施例1)。作为比较，在比实施例1高的处理温度(氧化温度：1100℃)下形成了LOCOS膜16之后，制备了进行了用于在终端构造部22形成p型区域12a、12b的p型杂质的离子注入的超结半导体装置(以下，称为比较例)。比较例的除了形成LOCOS膜16的时刻和LOCOS膜16的氧化条件以外的构成与实施例1相同。关于该实施例1和比较例的对等电位线进行仿真的结果分别示出在图20和图21中。对比较示例的截面构造进行了仿真的结果在图22中示出。

[0201] 如图20所示，在实施例1中，可确定的是通过在LOCOS膜16的内侧端部17正下方设置p型区域12a，半导体部的LOCOS膜16的内侧的端部17正下方的部分51的等电位线(黑实线)的间隔比没有设置p型区域12a时宽，而电场被缓和。即，不存在当与p型区域12a的厚度为相同程度的薄的n型区域配置在LOCOS膜16的内侧的端部17正下方的部分51时发生的击穿发生部分。另外，在LOCOS膜16的内侧的端部17正下方的部分51中，耗尽层(白色区域)扩展到LOCOS膜16与半导体部之间的界面附近。因此，能够根据在LOCOS膜16与半导体部之间的界面附近处的耗尽层的扩展的程度，来提高终端构造部22的耐压。

[0202] 另一方面，如图21所示，在比较例中，可确定的是在由于LOCOS膜16的内侧的端部17而在半导体部表面产生的阶梯部下面未形成有p型区域12a(p型区域12a没有覆盖阶梯部)。因此，可确定的是LOCOS膜16的内侧的端部17正下方的部分成为击穿发生部分52，终端构造部22的耐压比活性区域21的耐压低。另外，在比较例中，由于在形成LOCOS膜16之后进行用于形成p型区域12a、12b的p型杂质的离子注入，因此抑制了p型杂质区域12a、12b的扩散，从而看起来与实施例1相同地形成有第二并列pn层15。但是，如图22所示，可确定的是由于离子注入用掩模的图案化精度的允许极限，因此第二并列pn层15的p型区域12b彼此沿横向相连，第二并列pn层15的n型区域14消失(符号53表示的部分)。因此，LOCOS膜16的氧化温度优选为低温。

[0203] (实施例2)

[0204] 接下来，对LOCOS膜16的氧化温度和第二并列pn层15的p型区域12b的扩散长度(宽度)之间的关系进行了验证。图23是示出氧化温度和p型区域的扩散长度之间的关系的特性图。根据上述实施方式的半导体装置的制造方法制造了LOCOS膜16的氧化温度不同的多个超结半导体装置(以下，称为实施例2)。在各实施例2中，设LOCOS膜16的厚度均为 对于这些实施例2，在图23中示出对LOCOS膜16的氧化时间(热处理时间)和第二并列pn层15的p型区域12b的扩散长度进行了测定的结果。在图23中，横轴表示LOCOS膜16的氧化温度，纵轴表示第二并列pn层15的p型区域12b的扩散长度。另外，各氧化温度的LOCOS膜16的氧化时间示于在各黑方块附近。

[0205] 从图23所示的结果可确定的是，与设LOCOS膜16的氧化温度为1100℃的情况(上述比较例)相比，通过将LOCOS膜16的氧化温度抑制为1000℃以下，从而能够使第二并列pn层15的p型区域12b的扩散长度减小1μm以上。应予说明，在LOCOS膜16的氧化温度得到了降低的情况下，为了使LOCOS膜16形成为预定的厚度所需要的氧化时间加速增加。例如，在900℃的温度下为了形成 的厚度的LOCOS膜16所需要的热解氧化时间超过24小时(一天)，因此不采用。因此，当第一并列pn层3的n型区域13和p型区域11的宽度(n型区域和p型区域的重复间距)以及第二并列pn层15的n型区域14和p型区域12b的宽度为2μm以上且为3μm以下时，考虑到成本，LOCOS膜16的氧化温度优选为980℃左右。

[0206] 在以上的本发明中，作为示例说明了纵型MOSFET，但并不限于上述的实施方式，可应用于从活性区域到终端构造部的范围内设置有并列pn层的各种构成的超结半导体装置。另外，在各实施方式中，设第一导电型为n型，第二导电型为p型，但设第一导电型为p型，第二导电型为n型本发明也同样成立。另外，虽然在各实施方式中，平面布局是条状，但是在平面布局是格状的情况下同样成立。

[0207] 产业上利用的可能性

[0208] 如上所述，本发明的半导体装置的制造方法对于使用在环保汽车以及民用电器产品等中的功率半导体装置来说具有有益效果。