半导体元件

摘要

本发明实施例提供一种半导体元件。提供具有第一导电型的基底。基底具有第一区以及第二区。具有第二导电型的半导体层配置于基底的前侧。具有第一导电型的第一掺杂区配置于第一区的半导体层中，其中第一掺杂区的掺杂深度随着远离第二区而逐渐减少。具有第二导电型的至少一第二掺杂区配置于第一掺杂区中，其中至少一第二掺杂区的掺杂深度随着远离第二区而逐渐增加。介电层配置于半导体层上。第一导体层配置于介电层上。

权利要求

1.一种半导体元件，其特征在于，包括：

具有一第一导电型的一基底，具有一第一区以及一第二区；

具有一第二导电型的一半导体层，配置于该基底的前侧；

具有该第一导电型的一第一掺杂区，配置于该第一区的该半导体层中，其中该第一掺杂区的掺杂深度随着远离该第二区而逐渐减少；

具有该第二导电型的至少一第二掺杂区，配置于该第一掺杂区中，其中该至少一第二掺杂区的掺杂深度随着远离该第二区而逐渐增加；

一介电层，配置于该半导体层上；以及

一第一导体层，配置于该介电层上。

2.如权利要求1所述的半导体元件，其特征在于，该至少一第二掺杂区为块状掺杂区。

3.如权利要求2所述的半导体元件，其特征在于，该第一掺杂区以及该第二掺杂区之间具有平滑的界面。

4.如权利要求1所述的半导体元件，其特征在于，该至少一第二掺杂区包括多个分开的第二掺杂区，第i个第二掺杂区比第i+1个第二掺杂区更靠近该第二区，该第i个第二掺杂区的掺杂深度小于该第i+1个第二掺杂区的掺杂深度，且i为正整数。

5.如权利要求1所述的半导体元件，其特征在于，该半导体层为一外延层，该外延层包括一缓冲外延层以及配置于该缓冲外延层上的一漂移外延层，且该第一掺杂区以及该第二掺杂区配置于该漂移外延层中。

6.如权利要求5所述的半导体元件，其特征在于，该缓冲外延层的掺杂浓度大于该漂移外延层的掺杂浓度。

7.如权利要求1所述的半导体元件，其特征在于，还包括具有该第二导电型的一通道阻挡层，其配置于该第一区的该半导体层中且与该第一掺杂区以及该第二掺杂区均分开一距离。

8.如权利要求1所述的半导体元件，其特征在于，还包括具有该第一导电型的一第三掺杂区，其配置于该第二区的该半导体层中且与该第一掺杂区实体连接。

9.如权利要求1所述的半导体元件，其特征在于，该第一导电型为P型以及该第二导电型为N型。

10.如权利要求1所述的半导体元件，其特征在于，该第一导电型为N型以及该第二导电型为P型。

11.如权利要求10所述的半导体元件，其特征在于，还包括具有该第一导电型的一第四掺杂区，其配置于该第二掺杂区中。

12.如权利要求1所述的半导体元件，其特征在于，该第一区为用以避免该半导体元件的边缘处的电压击穿的终端区，且该第二区为主动区。

13.如权利要求1所述的半导体元件，其特征在于，还包括第二导体层，其配置于该基底的背侧。

14.如权利要求1所述的半导体元件，其特征在于，该半导体层为一掺杂层，该掺杂层包括一缓冲层以及配置于该缓冲层上的一漂移层，且该第一掺杂区以及该第二掺杂区配置于该漂移层中。

15.一种半导体元件，其特征在于，包括：

具有一第一导电型的一基底，具有一第一区以及一第二区；

具有一第二导电型的一半导体层，配置于该基底的前侧；

具有该第一导电型的一第一掺杂区，配置于该第一区的该半导体层中，其中该第一掺杂区的掺杂浓度随着远离该第二区而逐渐减少；

具有该第二导电型的至少一第二掺杂区，配置于该第一掺杂区中，其中该至少一第二掺杂区的掺杂浓度随着远离该第二区而逐渐增加；

一介电层，配置于该半导体层上；以及

一第一导体层，配置于该介电层上。

16.如权利要求15所述的半导体元件，其特征在于，该至少一第二掺杂区为块状掺杂区。

17.如权利要求16所述的半导体元件，其特征在于，该第一掺杂区以及该第二掺杂区之间具有平滑的界面。

18.如权利要求15所述的半导体元件，其特征在于，该至少一第二掺杂区包括多个分开的第二掺杂区，第i个第二掺杂区比第i+1个第二掺杂区更靠近该第二区，该第i个第二掺杂区的掺杂浓度小于该第i+1个第二掺杂区的掺杂浓度，且i为正整数。

19.如权利要求15所述的半导体元件，其特征在于，还包括具有该第二导电型的一通道阻挡层，其配置于该第一区的该半导体层中且与该第一掺杂区以及该第二掺杂区均分开一距离。

20.如权利要求15所述的半导体元件，其特征在于，还包括具有该第一导电型的一第三掺杂区，其配置于该第二区的该半导体层中且与该第一掺杂区实体连接。

21.如权利要求15所述的半导体元件，其特征在于，还包括具有该第一导电型的一第四掺杂区，其配置于该第二掺杂区中，其中该第一导电型为N型以及该第二导电型为P型。

说明书

半导体元件

技术领域

[0001] 本发明实施例是有关于一种半导体元件，且特别是有关于一种高压半导体元件。

背景技术

[0002] 现今的电子产品广泛地采用高压半导体元件。随着轻薄短小以及多功能的产品的需求，结合金属氧化物半导体场效晶体管(metal oxide semiconductor field effect transistor，MOSFET)以及双极接面晶体管(bipolar junction transistor，BJT)特性的绝缘栅双极晶体管(insulated gate bipolar transistor，IGBT)已成为业界主流。

[0003] 为了避免高压半导体元件的边缘处的电压击穿，上述元件设置有终端结构(termination structure)。

发明内容

[0004] 有鉴于此，本发明实施例提供一种半导体元件，可提升元件效能。

[0005] 本发明实施例提供一种半导体元件，包括具有第一导电型的基底、具有第二导电型的半导体层、具有第一导电型的第一掺杂区、具有第二导电型的至少一第二掺杂区、介电层以及第一导体层。基底具有第一区以及第二区。半导体层配置于基底的前侧。第一掺杂区配置于第一区的半导体层中，其中第一掺杂区的掺杂深度随着远离第二区而逐渐减少。至少一第二掺杂区配置于第一掺杂区中，其中至少一第二掺杂区的掺杂深度随着远离第二区而逐渐增加。介电层配置于半导体层上。第一导体层配置于介电层上。

[0006] 本发明实施例另提供一种半导体元件，包括具有第一导电型的基底、具有第二导电型的半导体层、具有第一导电型的第一掺杂区、具有第二导电型的至少一第二掺杂区、介电层以及第一导体层。基底具有第一区以及第二区。半导体层配置于基底的前侧。第一掺杂区配置于第一区的半导体层中，其中第一掺杂区的掺杂浓度随着远离第二区而逐渐减少。至少一第二掺杂区配置于第一掺杂区中，其中至少一第二掺杂区的掺杂浓度随着远离第二区而逐渐增加。介电层配置于半导体层上。第一导体层配置于介电层上。

[0007] 为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合所附图式作详细说明如下。

附图说明

[0008] 图1是根据本发明一实施例所绘示的一种半导体元件的剖面示意图。

[0009] 图2是根据本发明另一实施例所绘示的一种半导体元件的剖面示意图。

[0010] 图3是根据本发明又一实施例所绘示的一种半导体元件的剖面示意图。

[0011] 图4是根据本发明再一实施例所绘示的一种半导体元件的剖面示意图。

[0012] 符号说明：

[0013] 10、20、30、40：半导体元件

[0014] 100：基底

[0015] 100a：第一区

[0016] 100b：第二区

[0017] 102：缓冲外延层

[0018] 103：外延层

[0019] 104：漂移外延层

[0020] 106、400：第一掺杂区

[0021] 107：界面

[0022] 108、200-1～200-6、402：第二掺杂区

[0023] 110：介电层

[0024] 112：第一导体层

[0025] 114：通道阻挡层

[0026] 116：第三掺杂区

[0027] 118：第二导体层

[0028] 120：保护层

[0029] 404：第四掺杂区

具体实施方式

[0030] 终端结构可使用单一个围绕主动区的环状的(ring-shaped)掺杂区。然而，空间电荷(space charge)可能会穿透进入终端区中，进而降低终端结构的效能。因此，本发明的一实施例提供了一种具有新颖的边缘终端结构的半导体元件，其中终端结构可包括一接面终端延伸(junction termination extension，JTE)区域，其可由一第一掺杂区与至少一第二掺杂区所组成，第一掺杂区具有随着远离主动区而线性降低的掺杂轮廓(linearly-degraded doping profile)，第二掺杂区具有随着接近主动区而线性降低的掺杂轮廓，且第一掺杂区与第二掺杂区具有不同的导电类型。此种JTE区域可使JTE的表面区域附近的空间电荷效应有效地降低。因此，可有效减少终端区的表面区域中的电场，进而可改善元件的效能。

[0031] 图1是根据本发明一实施例所绘示的一种半导体元件的剖面示意图。

[0032] 请参照图1，本发明的一实施例的半导体元件10包括具有第一导电型的基底100、具有第二导电型的半导体层(例如可为外延层103)、具有第一导电型的第一掺杂区106、具有第二导电型的至少一第二掺杂区108、介电层110、第一导体层112以及第二导体层118。

[0033] 基底100可为P型重掺杂(P+)的含硅基底，其具有P型掺质。举例来说，P型掺质可包括硼。基底100可作为元件的集极，因此基底100在其他实施例中可为一P型集极层，其与基底100具有相同的掺杂浓度。

[0034] 此外，基底100具有第一区100a以及第二区100b。第一区100a以及第二区100b彼此相邻。在一实施例中，第一区100a围绕第二区100b。在此实施例中，第一区100a可为终端区，其可用于避免半导体元件的边缘处的电压击穿。第二区100b可为主动区或晶胞区，其可用于决定半导体元件的效能(例如切换特性)。

[0035] 半导体层配置于第一区100a以及第二区100b的基底100的前侧。在一实施例中，半导体层可为外延层103。外延层103是以外延的方式成长于基底100的前侧，但本发明并不以此为限，外延层103也可以注入的方式注入至基底100。外延层103可具有N型掺质。举例来说，N型掺质可包括磷或砷。在此实施例中，外延层103包括N型重掺杂(N+)的缓冲外延层102以及N型轻掺杂(N-)的漂移外延层104，且漂移外延层104配置于缓冲外延层102上。换言之，缓冲外延层102的掺杂浓度大于漂移外延层104的掺杂浓度。此外，缓冲外延层102或漂移外延层104的掺杂浓度实质上固定。在此实施例中，外延层103是由N型重掺杂(N+)的缓冲外延层102以及N型轻掺杂(N-)的漂移外延层104所组成，但本发明并不以此为限。举例来说，外延层103可为具有均匀掺杂浓度的单一层，例如，外延层103可仅包括N型轻掺杂(N-)的漂移+外延层104。在其他实施例中，半导体层可为一N型掺杂层。N型掺杂层包括N型重掺杂(N)的缓冲层以及N型轻掺杂(N-)的漂移层，且漂移层配置于缓冲层上。在此实施例中，N型掺杂层是由N型重掺杂(N+)的缓冲层以及N型轻掺杂(N-)的漂移层所组成，但本发明并不以此为限。
举例来说，N型掺杂层可为具有均匀掺杂浓度的单一层。后续的实施例将以外延层103包括N+ -
型重掺杂(N)的缓冲外延层102以及N型轻掺杂(N)的漂移外延层104进行说明。

[0036] 第一掺杂区106配置于第一区100a的外延层103的漂移外延层104中。举例来说，第一掺杂区106可为P型轻掺杂(P-)区。此外，第一掺杂区106的掺杂深度随着远离第二区100b而逐渐减少。在一实施例中，第一掺杂区106的最深区域为靠近第二区100b的区域，且此最深区域具有约4～6μm的掺杂深度；第一掺杂区106的最浅区域为远离第二区100b的区域，且此最浅区域具有约1～3μm的掺杂深度。

[0037] 同时，第一掺杂区106的掺杂浓度可变化(varied)或呈梯度改变(gradient)。举例来说，第一掺杂区106的平均掺杂浓度随着远离第二区100b而逐渐减少。此处，“平均掺杂浓度”是指在特定水平位置上的所有垂直位点的掺杂浓度的平均值。在一实施例中，第一掺杂区106的最深区域为靠近第二区100b的区域，且此最深区域的掺杂浓度分布为约1×1014/cm3至3×1017/cm3；第一掺杂区106的最浅区域为远离第二区100b的区域，且此最浅区域的掺杂浓度分布为约1×1015/cm3至1×1016/cm3，其中第一掺杂区106的最深区域的平均掺杂浓度高于第一掺杂区106的最浅区域的平均掺杂浓度。

[0038] 至少一第二掺杂区108配置于第一掺杂区106中。在此实施例中，至少一第二掺杂区108可为块状的N型轻掺杂(N-)区。此外，第二掺杂区108的掺杂深度随着远离第二区100b而逐渐增加。在一实施例中，第二掺杂区108的最浅区域为靠近第二区100b的区域，且此最浅区域具有约0.5～1μm的掺杂深度；第二掺杂区108的最深区域为远离第二区100b的区域，且此最深区域具有约1～3μm的掺杂深度。

[0039] 同时，第二掺杂区108的掺杂浓度可变化或呈梯度改变。具体言之，第二掺杂区108的平均掺杂浓度随着远离第二区100b而逐渐增加。此处，“平均掺杂浓度”是指在特定水平位置上的所有垂直位点的掺杂浓度的平均值。在一实施例中，第二掺杂区108的最浅区域为14 3 15 3
靠近第二区100b的区域，且此最浅区域的掺杂浓度分布为约1×10 /cm至1×10 /cm ；第二掺杂区108的最深区域为远离第二区100b的区域，且此最深区域的掺杂浓度分布为约1×
1016/cm3至1×1017/cm3，其中第二掺杂区108的最浅区域的平均掺杂浓度低于第二掺杂区
108的最深区域的平均掺杂浓度。

[0040] 此处，第一掺杂区106可视为“具有随着远离主动区而线性降低的掺杂深度/浓度轮廓(linearly-degraded doping depth/concentration profile)的区域”，而第二掺杂区108可视为“具有随着接近主动区而线性降低的掺杂深度/浓度轮廓的区域”。

[0041] 在此实施例中，第一掺杂区106以及第二掺杂区108的掺杂深度和掺杂浓度两者均随着远离第二区100b而变化，可均匀地分布空间电荷，进而避免元件边缘处的电压击穿。然而，本发明并不以此为限。在另一实施例中，视制造工艺需求，第一掺杂区106以及第二掺杂区108中仅有掺杂浓度作调整。举例来说，第一掺杂区106的掺杂浓度随着远离第二区100b而逐渐减少，且第二掺杂区108的掺杂浓度随着远离第二区100b而逐渐增加，但第一掺杂区106及/或第二掺杂区108的掺杂深度保持固定。

[0042] 介电层110配置于第一区100a以及第二区100b的外延层103上。介电层110的材料包括氧化硅、硼磷硅玻璃(borophosphosilicate  glass，BPSG)、磷硅玻璃(phosphosilicate glass，PSG)、氟硅玻璃(fluorosilicate glass，FSG)、未掺杂的硅玻璃(undoped silicon glass，USG)、氮化硅、氮氧化硅、具有介电常数大于4的高k(介电常数)材料、或其组合。在此实施例中，介电层110例如为氧化硅层。

[0043] 第一导体层112配置于第一区100a以及第二区100b的介电层110上。第一导体层112的材料包括金属，例如铝、钨、铜或其合金。在此实施例中，第一导体层112可作为主动区
100b的射极(emitter)或场板金属(field plate metal)。在另一实施例中，第一导体层112可仅仅覆盖第二区100b。

[0044] 第二导体层118配置于基底100的背侧。第二导体层118的材料包括金属，例如钛、镍、银或其合金。在此实施例中，第二导体层118作为元件的集极金属(collector metal)。另外，第二导体层118与第一导体层112的材料可相同或不同。

[0045] 在此实施例中，终端区100a中的接面终端延伸(JTE)区域可由第一掺杂区106以及第二掺杂区108所组成，且第一掺杂区106以及第二掺杂区108之间具有实质上平滑的界面107。此种JTE区域有助于减少终端区(即第一区100a)表面附近的表面电荷效应，进而改善介电层110中的空间电荷分布。也就是说，可在终端区100a的表面附近均匀地分布空间电荷，以避免元件边缘处的电压击穿，以及得到元件的最佳高电压。

[0046] 另外，本发明的一实施例的半导体元件10可还包括具有第二导电型的通道阻挡层(channel stopper)114、具有第一导电型的第三掺杂区116以及保护层(passivation layer)120。

[0047] 通道阻挡层114可为N+掺杂区，其配置于第一区100a的外延层103的漂移外延层104中。在此实施例中，通道阻挡层114与第一掺杂区106以及第二掺杂区108均分开一距离。
通道阻挡层114经组态以限制通道区的扩展，或避免寄生通道的产生，进而降低漏电流以及提高击穿电压。换言之，借由通道阻挡层114的配置，半导体元件10可与相邻元件完全隔绝。

[0048] 第三掺杂区116可为P-掺杂区，其配置于第二区100b的外延层103的漂移外延层104中。在此实施例中，第三掺杂区116与第一掺杂区106实体接触，但本发明并不以此为限。
在另一实施例中(未绘示)，第三掺杂区116也可与第一掺杂区106相隔一距离。或者，第三掺杂区116亦可与第一掺杂区106借由其他构件而彼此耦合。第三掺杂区116可作为主动区
100b的基极区(base region)。

[0049] 保护层120覆盖第一区100a以及第二区100b的基底100。保护层120经组态以保护下方的元件，可避免下方的元件被破坏，且可提供一个平坦的表面轮廓(planar topography)。保护层120的材料包括氧化硅、氮化硅、氮氧化硅或其组合。

[0050] 在图1的实施例中，是以至少一第二掺杂区为块状掺杂区108为例来说明之，但并不用以限定本发明。在另一实施例中，至少一第二掺杂区可包括多个第二掺杂区，如图2所示。

[0051] 图2是根据本发明另一实施例所绘示的一种半导体元件的剖面示意图。

[0052] 图2的实施例与图1的实施例类似，其不同之处在于：图2的多个掺杂区200-1至200-6经配置以取代图1的块状掺杂区108。以下，就不同处说明之，相同处则不再赘述。

[0053] 如图2的半导体元件20所示，多个第二掺杂区200-1至200-6配置于第一掺杂区106中。此处，第i个第二掺杂区比第i+1个第二掺杂区更靠近第二区100b，第i个第二掺杂区的掺杂深度小于第i+1个第二掺杂区的掺杂深度，且i为正整数。具体言之，第二掺杂区200-1的掺杂深度小于第二掺杂区200-2的掺杂深度，第二掺杂区200-2的掺杂深度小于第二掺杂区200-3的掺杂深度，第二掺杂区200-3的掺杂深度小于第二掺杂区200-4的掺杂深度，第二掺杂区200-4的掺杂深度小于第二掺杂区200-5的掺杂深度，且第二掺杂区200-5的掺杂深度小于第二掺杂区200-6的掺杂深度。特别要注意的是，在此实施例中，第二掺杂区200-1至200-6互相紧邻但彼此分开。

[0054] 同时，第二掺杂区200-1至200-6的掺杂浓度可变化或呈梯度改变。此处，第i个第二掺杂区比第i+1个第二掺杂区更靠近第二区100b，第i个第二掺杂区的掺杂浓度小于第i+1个第二掺杂区的掺杂浓度，且i为正整数。具体言之，第二掺杂区200-1的掺杂浓度小于第二掺杂区200-2的掺杂浓度，第二掺杂区200-2的掺杂浓度小于第二掺杂区200-3的掺杂浓度，第二掺杂区200-3的掺杂浓度小于第二掺杂区200-4的掺杂浓度，第二掺杂区200-4的掺杂浓度小于第二掺杂区200-5的掺杂浓度，且第二掺杂区200-5的掺杂浓度小于第二掺杂区
200-6的掺杂浓度。在图2的实施例中，视制造工艺需求，第二掺杂区200-1至200-6的掺杂深度以及掺杂浓度两者可同时变化，或者，第二掺杂区200-1至200-6中仅有掺杂浓度作调整。

[0055] 图2的第二掺杂区200-1至200-6与图1的块状掺杂区108具有相同的功能，均可用以均匀地分布空间电荷，进而避免元件边缘处的电压击穿。在图2的实施例中，终端区100a中的JTE区域是由第一掺杂区106以及多个第二掺杂区200-1至200-6所组成。

[0056] 此外，在图2中，提供了总共六个第二掺杂区200-1至200-6来说明本发明。然而，本发明并不对第二掺杂区的数目作限制。也就是说，视制造工艺需求，第二掺杂区的数目可为两个、三个、四个、五个或者超过六个。

[0057] 在上述图1以及图2的实施例中，第一导电型为P型，且第二导电为N型，但本发明并不以此为限。在其他实施例中，如图3的半导体元件30以及图4的半导体元件40中，第一导电型可为N型，且第二导电型可为P型。

[0058] 图3是根据本发明又一实施例所绘示的一种半导体元件的剖面示意图。

[0059] 图3的实施例与图1的实施例类似，其不同之处在于：图3中省略了第二掺杂区108。此处，N型第一掺杂区106配置于第一区100a的P型漂移外延层104中，且N型第一掺杂区106的掺杂深度及/或掺杂浓度随着远离第二区100b而逐渐减少。在图3的实施例中，终端区
100a中的JTE区域仅仅是由N型的第一掺杂区106所组成，可用以均匀地分布空间电荷，进而避免元件边缘处的电压击穿。

[0060] 图4是根据本发明再一实施例所绘示的一种半导体元件的剖面示意图。

[0061] 图4的实施例与图1的实施例类似，其不同之处在于：在图4中，第四掺杂区配置于第二掺杂区中，且第四掺杂区以及第二掺杂区具有不同的导电类型。以下，就不同处说明之，相同处则不再赘述。

[0062] 如图4的半导体元件40所示，N型第一掺杂区400、P型第二掺杂区402以及N型第四掺杂区404配置于第一区100a的P型漂移外延层104中。第一、第二以及第四掺杂区400、402以及404可均为轻掺杂区。

[0063] 具体言之，P型第二掺杂区402配置于N型第一掺杂区400中，且N型第四掺杂区404配置于P型第二掺杂区402中。N型第一掺杂区400的掺杂深度及/或掺杂浓度随着远离第二区100b而逐渐减少，另一方面，P型第二掺杂区402的掺杂深度及/或掺杂浓度随着接近第二区100b而逐渐减少。在此实施例中，在第一区100a中，N型第四掺杂区404具有实质上相同的掺杂深度及/或掺杂浓度，但本发明并不以此为限。在另一实施例中(未绘示)，N型第四掺杂区404的掺杂深度及/或掺杂浓度可随着接近第二区100b而逐渐减少或增加。

[0064] 此处，在图4的实施例中，终端区(即第一区100a)中的JTE区域是由N型第一掺杂区400、P型第二掺杂区402以及N型第四掺杂区404所组成，可用以均匀地分布空间电荷，进而避免元件边缘处的电压击穿。

[0065] 综上所述，本发明的一实施例提供一种具有新颖的边缘终端结构的半导体元件，其中JTE可由“具有随着远离主动区而线性降低的掺杂轮廓的区域”(例如，第一掺杂区106)以及“具有随着接近主动区而线性降低的掺杂轮廓的区域”(例如，第二掺杂区108)所组成。此种JTE区域可有效地避免空间电荷穿透进入终端区中。因此，介电层(例如，氧化层)中以及半导体材料(例如，硅)表面上的移动电荷载子(mobile charge carriers)问题可通过半导体材料表面附近的线性降低的N型掺杂轮廓(例如，第二掺杂区108)而获得解决。此外，本发明实施例的边缘终端结构可减少电场以及平均地分布远离主动区的电场，进而可得到元件的最佳高电压。

[0066] 虽然本发明已以实施例揭露如上，然其并非用以限定本发明，任何所属技术领域的技术人员，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，故本发明的保护范围当视所附的权利要求所界定的为准。