SRAM存储单元、存储阵列及存储器

摘要

本发明涉及一种SRAM存储单元、存储阵列及存储器。所述SRAM存储单元包括：第一PMOS晶体管、第二PMOS晶体管、第一NMOS晶体管、第二NMOS晶体管、第一传输晶体管、第二传输晶体管、第一双栅NMOS晶体管及第二双栅NMOS晶体管。本发明能够解决SRAM存储单元可能存在的写入操作失败的问题。

权利要求

1.一种SRAM存储单元，其特征在于，包括：

第一PMOS晶体管、第二PMOS晶体管、第一NMOS晶体管、第二NMOS晶体管、第一传输晶体管以及第二传输晶体管；其中，所述第一PMOS晶体管的栅极、第一NMOS晶体管的栅极、第二PMOS晶体管的漏极及第二传输晶体管的一极连接以形成第一存储节点，所述第二传输晶体管的另一极连接至第一位线；

所述第二PMOS晶体管的栅极、第二NMOS晶体管的栅极、第一PMOS晶体管的漏极及第一传输晶体管的一极连接以形成第二存储节点，所述第一传输晶体管的另一极连接至第二位线；

所述第一传输晶体管以及第二传输晶体管的控制极连接至字线，所述第一PMOS晶体管的源极及第二PMOS晶体管的源极连接至第一电压，所述第一NMOS晶体管的源极及第二NMOS晶体管的源极连接至第二电压；

所述SRAM存储单元还包括：

第一双栅NMOS晶体管及第二双栅NMOS晶体管；其中，所述第一双栅NMOS晶体管的第一栅极及第二双栅NMOS晶体管的漏极连接至所述第一存储节点，所述第一双栅NMOS晶体管的第二栅极连接至所述第一位线；

所述第二双栅NMOS晶体管的第一栅极及第一双栅NMOS晶体管的漏极连接至所述第二存储节点，所述第二双栅NMOS晶体管的第二栅极连接至所述第二位线；

所述第一双栅NMOS晶体管的源极连接至所述第一NMOS晶体管的漏极，所述第二双栅NMOS晶体管的源极连接至所述第二NMOS晶体管的漏极。

2.如权利要求1所述的SRAM存储单元，其特征在于，所述第一传输晶体管为第三NMOS晶体管，所述第二传输晶体管为第四NMOS晶体管；

所述第三NMOS晶体管连接第二存储节点的一端为源极，连接第一位线的一端为漏极；

所述第四NMOS晶体管连接第一存储节点的一端为源极，连接第二位线的一端为漏极。

3.如权利要求1所述的SRAM存储单元，其特征在于，所述第一传输晶体管为第三PMOS晶体管，所述第二传输晶体管为第四PMOS晶体管；

所述第三PMOS晶体管连接第二存储节点的一端为漏极，连接第一位线的一端为源极；

所述第四PMOS晶体管连接第一存储节点的一端为漏极，连接第二位线的一端为源极。

4.如权利要求1所述的SRAM存储单元，其特征在于，所述第一PMOS晶体管与第二PMOS晶体管的结构相同，所述第一NMOS晶体管与第二NMOS晶体管的结构相同，所述第一传输晶体管与第二传输晶体管的结构相同。

5.如权利要求1所述的SRAM存储单元，其特征在于，所述第一双栅NMOS晶体管与第二双栅NMOS晶体管的结构相同。

6.如权利要求1所述的SRAM存储单元，其特征在于，所述第一传输晶体管的晶体管尺寸大于所述第一PMOS晶体管，所述第二传输晶体管的晶体管尺寸大于所述第二PMOS晶体管。

7.如权利要求1所述的SRAM存储单元，其特征在于，所述第一位线和第二位线互为互补位线。

8.一种SRAM存储阵列，其特征在于，包括：

多个如权利要求1至7任一项所述的存储单元，所述存储单元按行和列排布；

多条第一位线及第二位线；

多条字线；其中，

位于同一行上的存储单元共用一条字线，位于同一列上的存储单元共用一条位线。

9.如权利要求8所述的SRAM存储阵列，其特征在于，所述字线采用多晶硅实现，所述位线采用铝实现。

10.一种SRAM存储器，其特征在于，包括如权利要求8或9所述的存储阵列。

说明书

SRAM存储单元、存储阵列及存储器

技术领域

[0001] 本发明涉及半导体技术领域，特别涉及一种SRAM存储单元、存储阵列及存储器。

背景技术

[0002] 静态随机存储器(Static Random Access Memory,以下简称SRAM)具有高速度、低功耗与标准工艺相兼容的优点，其广泛应用于PC、个人通信、消费电子产品(智能卡、数码相机、多媒体播放器)等领域。

[0003] 最常见的SRAM存储单元为6T单元，如图1所示，所述SRAM存储单元包括：第一PMOS晶体管ML0、第二PMOS晶体管ML1、第一NMOS晶体管MPD0、第二NMOS晶体管MPD1、第三NMOS晶体管MPG0以及第四NMOS晶体管MPG1。

[0004] 所述第一PMOS晶体管ML0、第二PMOS晶体管ML1、第一NMOS晶体管MPD0及第二NMOS晶体管MPD1构成双稳态电路，所述双稳态电路形成一个锁存器用于锁存数据信息。所述第一PMOS晶体管ML0及第二PMOS晶体管ML1为上拉晶体管，第一NMOS晶体管MPD0及第二NMOS晶体管MPD1为下拉晶体管。第三NMOS晶体管MPG0以及第四NMOS晶体管MPG1为传输晶体管。

[0005] 继续参考图1，第一PMOS晶体管ML0的栅极、第一NMOS晶体管MPD0的栅极、第二PMOS晶体管ML1的漏极、第二NMOS晶体管MPD1的漏极及第四NMOS晶体管MPG1源极连接以形成第一存储节点N1，第二PMOS晶体管ML1的栅极、第二NMOS晶体管MPD1的栅极、第一PMOS晶体管ML0的漏极、第一NMOS晶体管MPD0的漏极及第三NMOS晶体管MPG0源极连接以形成第二存储节点N0。

[0006] 第三NMOS晶体管MPG0及第四NMOS晶体管MPG1的栅极连接字线WL；第四NMOS晶体管MPG1的漏极与第一位线BL相连，第三NMOS晶体管MPG0的漏极与第二位线BLB相连。第一位线BL与第二位线BLB为互补位线。

[0007] 继续参考图1，第一PMOS晶体管ML0的源极及第二PMOS晶体管ML1的源极连接电源电压VDD，第一NMOS晶体管MPD0的源极及第二NMOS晶体管MPD1的源极连接对地电压VSS。

[0008] 当存储节点N1电压为高(电源电压VDD)而存储节点N0电压为低(对地电压VSS)，可将上述存储单元中存储的值称为逻辑1；反之则可为逻辑0。

[0009] 上述SRAM存储单元的工作原理为：

[0010] 读操作时：

[0011] 对字线WL施加高电平(一般等于电源电压VDD)，此时，第三NMOS晶体管MPG0及第四NMOS晶体管MPG1导通；

[0012] 对第一位线BL和第二位线BLB施加高电平，由于第一存储节点N1及第二存储节点N0中其中一个为低电平，电流从第一位线BL或第二位线BLB流向低电平的那个存储节点，此时，第一位线BL或第二位线BLB的电位会降低，电位降低的那条位线会与未产生电位变化的位线产生电压差，当该电压差达到一定值后，可以使用存储单元外围电路中的灵敏放大器(图1中未示出)，对电压进行放大，以输出信号，从该信号中读出数据。

[0013] 写操作时：

[0014] 对字线WL施加高电平，此时，第三NMOS晶体管MPG0及第四NMOS晶体管MPG1导通；

[0015] 对第一位线BL和第二位线BLB一个施加高电平、另一个施加低电平，由于第一存储节点N1及第二存储节点N0中其中一个为低电平、另一个为高电平，因此，当写操作的数据信息与原来存储的数据信息不同时，电流从高电平的那一个存储节点流向低电平的那一条位线，从而使高电平的那一个存储节点电位下降，而低电平的那一个存储节点的电位提高，使SRAM存储单元存储了新的数据。

[0016] 设第一存储节点N1为高电平，第二存储节点N0为低电平，存储单元此时存储的逻辑值为1，若将存储的值改写为0，相应的操作为：

[0017] 将字线WL施加为高电压；

[0018] 将第一位线BL下拉为对地电压VSS,而第二位线BLB的电压则维持高电压；

[0019] 存储单元中，第二PMOS晶体管ML1的驱动能力弱于第四NMOS晶体管MPG1的驱动能力，第一存储节点N1会被第一位线BL下拉至一个较低的电压，而第一存储节点N1的电压降低后会带动第二存储节点N0电压的上升，并促进第一存储节点N1的电压的进一步下降。

[0020] 上述过程为一正反馈过程，直至第一存储节点N1的电压下拉至对地电压VSS，而第二存储节点N0的电压则上拉至高电平，实现了存储单元中逻辑状态的改变，即从逻辑值1转变到逻辑值0。

[0021] 上述写操作时的位线及字线的操作波形及存储节点之间的波形变化示意图可参考图2。

[0022] 但是，随着集成电路的发展,制程偏差的增大和电源电压的降低使得SRAM存储单元越来越难以进行写操作，即SRAM内存储的数据难以被修改：

[0023] 由于晶体管尺寸的减小，工艺偏差相应增大，在这种情况下制造出来的SRAM单元难以保证所有存储单元晶体管之间的配置能够满足写操作的要求，比如：上拉晶体管与传输晶体管之间的驱动力未得到良好控制；上拉晶体管与下拉晶体管之间构成的反相器，其反转电压未能使之在写入时间内获得反转。

[0024] 上述情况可能会导致写入操作所需时间变长，或者，在写入时间内无法成功执行写入操作。图3基于图2所示的写入操作及写入时间，其是写操作失败时存储节点之间的波形变化图，其中，由于SRAM单元中第一存储节点N1与第二存储节点N0的反转时间过长，在字线WL由高电平变为低电平之后(即写入操作时限内)仍未完成反转，之后在存储单元自反馈的作用下，SRAM存储单元存储的逻辑值又恢复为原来的状态，导致写入失败。

发明内容

[0025] 本发明解决的技术问题为，提供一种SRAM存储单元，以解决SRAM存储单元可能存在的写入操作失败的问题。

[0026] 为了解决上述技术问题，本发明技术方案提供了一种SRAM存储单元，包括：

[0027] 第一PMOS晶体管、第二PMOS晶体管、第一NMOS晶体管、第二NMOS晶体管、第一传输晶体管以及第二传输晶体管；其中，

[0028] 所述第一PMOS晶体管的栅极、第一NMOS晶体管的栅极、第二PMOS晶体管的漏极及第二传输晶体管的一极连接以形成第一存储节点，所述第二传输晶体管的另一极连接至第一位线；

[0029] 所述第二PMOS晶体管的栅极、第二NMOS晶体管的栅极、第一PMOS晶体管的漏极及第一传输晶体管的一极连接以形成第二存储节点，所述第一传输晶体管的另一极连接至第二位线；

[0030] 所述第一传输晶体管以及第二传输晶体管的控制极连接至字线，所述第一PMOS晶体管的源极及第二PMOS晶体管的源极连接至第一电压，所述第一NMOS晶体管的源极及第二NMOS晶体管的源极连接至第二电压；

[0031] 所述SRAM存储单元还包括：

[0032] 第一双栅NMOS晶体管及第二双栅NMOS晶体管；其中，

[0033] 所述第一双栅NMOS晶体管的第一栅极及第二双栅NMOS晶体管的漏极连接至所述第一存储节点，所述第一双栅NMOS晶体管的第二栅极连接至所述第一位线；

[0034] 所述第二双栅NMOS晶体管的第一栅极及第一双栅NMOS晶体管的漏极连接至所述第二存储节点，所述第二双栅NMOS晶体管的第二栅极连接至所述第二位线；

[0035] 所述第一双栅NMOS晶体管的源极连接至所述第一NMOS晶体管的漏极，所述第二双栅NMOS晶体管的源极连接至所述第二NMOS晶体管的漏极。

[0036] 可选的，所述第一传输晶体管为第三NMOS晶体管，所述第二传输晶体管为第四NMOS晶体管；

[0037] 所述第三NMOS晶体管连接第二存储节点的一端为源极，连接第一位线的一端为漏极；所述第四NMOS晶体管连接第一存储节点的一端为源极，连接第二位线的一端为漏极。

[0038] 可选的，所述第一传输晶体管为第三PMOS晶体管，所述第二传输晶体管为第四PMOS晶体管；

[0039] 所述第三PMOS晶体管连接第二存储节点的一端为漏极，连接第一位线的一端为源极；所述第四PMOS晶体管连接第一存储节点的一端为漏极，连接第二位线的一端为源极。

[0040] 可选的，所述第一PMOS晶体管与第二PMOS晶体管的结构相同，所述第一NMOS晶体管与第二NMOS晶体管的结构相同，所述第一传输晶体管与第二传输晶体管的结构相同。

[0041] 可选的，所述第一双栅NMOS晶体管与第二双栅NMOS晶体管的结构相同。

[0042] 可选的，所述第一传输晶体管的晶体管尺寸大于所述第一PMOS晶体管，所述第二传输晶体管的晶体管尺寸大于所述第二PMOS晶体管。

[0043] 可选的，所述第一位线和第二位线互为互补位线。

[0044] 为了解决上述技术问题，本发明技术方案还提供了一种SRAM存储阵列，包括：

[0045] 多个如上所述的存储单元，所述存储单元按行和列排布；

[0046] 多条第一位线及第二位线；

[0047] 多条字线；其中，

[0048] 位于同一行上的存储单元共用一条字线，位于同一列上的存储单元共用一条位线。

[0049] 可选的，所述字线采用多晶硅实现，所述位线采用铝实现。

[0050] 为了解决上述技术问题，本发明技术方案还提供了一种SRAM存储器，其特征在于，包括如上所述的存储阵列。

[0051] 本发明技术方案的有益效果至少包括：

[0052] 本发明技术方案的SRAM存储单元包括：第一PMOS晶体管、第二PMOS晶体管、第一NMOS晶体管及第二NMOS晶体管构成的双稳态电路，第一传输晶体管及第二传输晶体管，对应连接第一位线及第二位线；且还包括：第一双栅NMOS晶体管及第二双栅NMOS晶体管；其中，第一双栅NMOS晶体管及第二双栅NMOS晶体管分别与一个下拉晶体管(第一NMOS晶体管或第二NMOS晶体管)串联，且双栅NMOS晶体管的一个栅极与对应连接的下拉晶体管的栅极具有相同的连接，另一个栅极连接到相应的位线。本发明技术方案提供了一种8T SRAM存储单元，可在不采用任何外部辅助写操作电路的情况下使所述SRAM存储单元具备较好的写入能力。

[0053] 本发明技术方案的SRAM存储单元通过控制上述双栅晶体管在写入操作时的开度，提升了写入操作时存储节点的反转电压，使存储节点存储的数据更容易被改写，从而解决了小尺寸电路及电源电压降低情况下、SRAM存储单元写入操作失败的问题。

[0054] 在写入操作时有时还会通过以下至少一种辅助措施以进行SRAM存储单元的数据写入：1)对位线(第一位线)施加负电压(对地电压VSS以下的电压)；2)对字线施加大于电源电压(VDD)的高电平；3)将电源电压降低。但是，上述写入操作的方案会带来负面效果，影响存储单元中的各晶体管栅氧化层的可靠性。本发明技术方案的SRAM存储单元则可避免上述问题。

[0055] 由于本发明技术方案使用双栅MOS晶体管提升存储单元内存储节点的反转电压，其还可提升存储单元的写入速度，相较于现有技术，还能够提高存储单元的写入效率。

[0056] 本发明技术方案也不需要对存储单元添加其他写入辅助电路就可达到良好的写入效率，其电路结构也非常简单，易于生产及实施。

附图说明

[0057] 图1为一种SRAM存储单元的结构示意图；

[0058] 图2为对SRAM存储单元进行写操作时位线及字线的操作波形及存储节点之间的波形变化示意图；

[0059] 图3为对SRAM存储单元进行写操作失败时位线及字线的操作波形及存储节点之间的波形变化示意图；

[0060] 图4为本发明技术方案提供的一种SRAM存储单元的结构示意图。

具体实施方式

[0061] 为了使本发明的目的、特征和效果能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细说明。

[0062] 在下面的描述中阐述了很多具体细节以便于充分理解本发明，但是本发明还可以采用其他不同于在此描述的方式来实施，因此本发明不受下面公开的具体实施例的限制。

[0063] 如图4所示的一种SRAM存储单元包括：第一PMOS晶体管ML0、第二PMOS晶体管ML1、第一NMOS晶体管MPD0、第二NMOS晶体管MPD1、第一传输晶体管MPG0、第二传输晶体管MPG1、第一双栅NMOS晶体管MDN0及第二双栅NMOS晶体管MDN1，第一传输晶体管MPG0及第二传输晶体管MPG1均为NMOS晶体管。其中：

[0064] 第一PMOS晶体管ML0及第二PMOS晶体管ML1构成上拉晶体管，第一NMOS晶体管MPD0及第二NMOS晶体管MPD1构成下拉晶体管。

[0065] 第一PMOS晶体管ML0的栅极、第一双栅NMOS晶体管MDN0的第一栅极、第一NMOS晶体管MPD0的栅极、第二PMOS晶体管ML1的漏极、第二双栅NMOS晶体管MDN1的漏极及第二传输晶体管MPG1的源极连接至第一存储节点N1。

[0066] 第二PMOS晶体管ML1的栅极、第二双栅NMOS晶体管MDN1的第一栅极、第二NMOS晶体管MPD1的栅极、第一PMOS晶体管ML0的漏极、第一双栅NMOS晶体管MDN0的漏极及第一传输晶体管MPG0的源极连接至第二存储节点N0。

[0067] 所述第一双栅NMOS晶体管MDN0的第二栅极连接至第一位线BL，第二双栅NMOS晶体管MDN1的第二栅极连接至第二位线BLB，第一位线BL及第二位线BLB互为互补位线。

[0068] 再有，上述传输晶体管的连接关系为：第一传输晶体管MPG0的栅极连接至字线WL，第二传输晶体管MPG1的栅极连接至字线WL，第一传输晶体管MPG0的漏极连接至第二位线BLB，第二传输晶体管MPG1的漏极连接至第一位线BL。

[0069] 还有：

[0070] 所述第一PMOS晶体管ML0的源极连接至电源电压VDD；

[0071] 所述第二PMOS晶体管ML1的源极连接至电源电压VDD；

[0072] 所述第一NMOS晶体管MPD0的源极连接至对地电压VSS，漏极连接至第一双栅NMOS晶体管MDN0的源极；

[0073] 所述第二NMOS晶体管MPD1的源极连接至对地电压VSS，漏极连接至第二双栅NMOS晶体管MDN1的源极。

[0074] 相较于现有技术，本发明技术方案为原有SRAM存储单元添加了两个双栅MOS晶体管(Double Gate MOS)。双栅MOS晶体管相较传统单栅MOS，在其沟道由两个独立的栅极端(Gate)进行控制，其根据其特征，双栅MOS晶体管的两个栅极端可以同时开启或关闭，也可以独立动作，即第一栅极端开启，另一个栅极端关闭，因此其驱动能力可以多样化地被控制。通过同时开启两个栅极端、单独开启一个栅极端或同事关闭两个栅极端，可实现对双栅MOS晶体管的驱动能力更灵活地调整，并应用于SRAM存储单元的电路。

[0075] 结合图1，在对现有技术的SRAM进行写入操作时(设写入前第一存储节点N1为高电平，第二存储节点N0为低电平)，当对字线WL施加高电平、对位线BL施加低电平且位线BLB保持高电平时，传输晶体管MPG0及MPG1导通，位线BLB向第二存储节点N0充电，使第二存储节点N0的电压升高，而PMOS晶体管ML1逐渐关闭，NMOS晶体管MPD1逐渐导通，使由PMOS晶体管ML1及NMOS晶体管MPD1构成的反相器反转。

[0076] 但PMOS晶体管ML1与传输晶体管MPG1存在一定的驱动比例，在PMOS晶体管ML1与传输晶体管MPG1的驱动比例较小时，第一存储节点N0的高电平可以得到快速泄放，使写入反应能力及写入效率得到提高。但是，现有技术小尺寸设计的晶体管使上述晶体管的驱动比例难以控制，因此，小尺寸的存储单元的写入能力会收到影响。

[0077] 另外，在上述过程中，PMOS晶体管ML1及NMOS晶体管MPD1构成的反相器的反转、PMOS晶体管ML1及NMOS晶体管MPD1构成的反相器的反转电压也会对写入效率产生影响。

[0078] 本发明技术方案添加的上述双栅晶体管恰恰可以减轻上述影响。

[0079] 结合图4，在对本发明技术方案的SRAM进行写入操作时(仍设写入前第一存储节点N1为高电平，第二存储节点N0为低电平)，当对字线WL施加高电平、对位线BL施加低电平且位线BLB保持高电平时，传输晶体管MPG0及MPG1导通，位线BLB向第二存储节点N0充电，第二存储节点N0的电平逐渐升高，使得PMOS晶体管ML1逐渐关闭、NMOS晶体管MPD1逐渐导通，而第二双栅NMOS晶体管MDN1逐渐由半开状态转入全开状态(两个栅极均被导通)，从上述分析来看，此时第一存储节点N1的下拉驱动力相较于现有技术则快速增强，因而由PMOS晶体管ML1、NMOS晶体管MPD1及双栅NMOS晶体管MDN1构成的反相器的反转电压大大得到提升，使存储单元的写入反应能力及写入效率得到提高。

[0080] 由于第一PMOS晶体管ML0、第二PMOS晶体管ML1、第一NMOS晶体管MPD0、第二NMOS晶体管MPD1、第一传输晶体管MPG0、第二传输晶体管MPG1、第一双栅NMOS晶体管MDN0及第二双栅NMOS晶体管MDN1之间的结构具有镜像性，即：

[0081] 所述第一PMOS晶体管ML0与第二PMOS晶体管ML1的结构相同，所述第一NMOS晶体管MPD0与第二NMOS晶体管MPD1的结构相同，所述第一传输晶体管MPG0与第二传输晶体管MPG1的结构相同。

[0082] 所述第一双栅NMOS晶体管MDN0与第二双栅NMOS晶体管MDN1的结构相同。

[0083] 因此，上述分析对于另一面的镜像结构(涉及第一PMOS晶体管ML0、第一NMOS晶体管MPD0、第一传输晶体管MPG0及第一双栅NMOS晶体管MDN0)也是适用的。

[0084] 需要说明的是：

[0085] 上述传输晶体管的结构不限于适用NMOS晶体管实现，可以理解的是，作为开关晶体管，使用PMOS晶体管也可以适用。在使用PMOS晶体管实现上述传输晶体管的一则实施例中，所述第一传输晶体管MPG0连接第二存储节点N0的一端为漏极，连接位线BLB的一端为源极；所述第二传输晶体管MPG1连接第一存储节点N1的一端为漏极，连接位线BL的一端为源极。

[0086] 另外在设计时，也可以仍设计为，第一传输晶体管的晶体管MPG0尺寸大于第一PMOS晶体管MDP0，所述第二传输晶体管的晶体管MPG1尺寸大于所述第二PMOS晶体管MDP1。

[0087] 本发明虽然已以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。