电子器件及其制造方法

摘要

一种电子器件包括半导体存储器。所述半导体存储器包括：在第一方向延伸的第一线；在与所述第一方向交叉的第二方向延伸的第二线；绝缘图案，其插设在所述第一线和所述第二线之间且位于所述第一线和所述第二线的第一交点处；以及可变电阻图案，其插设在所述第一线和所述第二线之间且位于所述第一线和所述第二线的第二交点处。中心交点由所述第一线和第二线中的相应中心线限定，并且中心交点对应于坐标(0,0)。第一交点位于第一虚拟线至第n+1虚拟线上，所述第n+1虚拟线具有多边形形状，在其中顶点对应于坐标(‑(k‑n),0)、(k‑n,0)、(0,k‑n)和(0,‑(k‑n))，其中k是自然数且n是在0至k‑1范围内的整数。

权利要求

1.一种包括半导体存储器单元的电子器件，所述半导体存储器单元包括：在第一方向延伸的第一线；

在与所述第一方向交叉的第二方向延伸的第二线；

绝缘图案，其插设在所述第一线和所述第二线之间且位于所述第一线和所述第二线的交点中的第一交点处；以及可变电阻图案，其插设在所述第一线和所述第二线之间且位于所述第一线和所述第二线的交点中的第二交点处；

其中，当由所述第一线中的中心第一线和所述第二线中的中心第二线限定的中心交点对应于坐标(0,0)时，所述第一交点位于第一虚拟线至第n+1虚拟线上，所述第n+1虚拟线具有多边形形状，在所述多边形形状中顶点对应于坐标(-(k-n),0)、(k-n,0)、(0,k-n)和(0,-(k-n))，其中k是自然数且n是在0至k-1范围内的整数。

2.根据权利要求1所述的电子器件，其中，所述可变电阻图案的横截面形状和平面形状分别与所述绝缘图案的横截面形状和平面形状基本相同。

3.根据权利要求1所述的电子器件，其中，所述绝缘图案包括在所述可变电阻图案中包括的材料，并且还包括造成所述材料的可变电阻特性丧失的杂质。

4.根据权利要求1所述的电子器件，其中，所述绝缘图案包括基本满足化学计量比的金属的第一氧化物，所述可变电阻图案包括与所述化学计量比相比较缺少氧的所述金属的第二氧化物。

5.根据权利要求1所述的电子器件，其中，所述半导体存储器单元还包括：绝缘层，其填充在所述绝缘图案和所述可变电阻图案之间的空间中，以及所述绝缘图案和所述绝缘层包括相同的绝缘材料。

6.根据权利要求1所述的电子器件，其中，所述第一线的数目是2k+1，所述第二线的数目是2k+1。

7.根据权利要求6所述的电子器件，其中，所述可变电阻图案中的第一可变电阻图案用作虚设存储单元，并且所述第一可变电阻图案耦接到：与位于所述第一虚拟线至第n+1虚拟线的顶点处的绝缘图案耦接的第一线和第二线。

8.根据权利要求1所述的电子器件，其中，所述第一线的数目是2k+2，并且所述第二线的数目是2k+2，以及其中，所述电子器件包括第一中心第一线和第二中心第一线以及第一中心第二线和第二中心第二线。

9.根据权利要求8所述的电子器件，其中，当n等于或大于1时，所述可变电阻图案中的第一可变电阻图案用作虚设存储单元，并且所述第一可变电阻图案耦接到：与位于所述第一虚拟线至第n虚拟线的顶点处的绝缘图案耦接的第一线和第二线。

10.一种包括半导体存储器单元的电子器件，所述半导体存储器单元包括：在第一方向延伸的第一线；

在与所述第一方向交叉的第二方向延伸的第二线；

绝缘图案，其插设在所述第一线和所述第二线之间且位于所述第一线和所述第二线的交点中的第一交点处；以及可变电阻图案，其插设在所述第一线和所述第二线之间且位于所述第一线和所述第二线的交点中的第二交点处；

其中，所述绝缘图案中的第一绝缘图案的数目是n，并且所述第一绝缘图案耦接到与所述可变电阻图案中的选中可变电阻图案耦接的第一线和第二线，其中n是自然数且是恒定的。

11.根据权利要求10所述的电子器件，其中，所述绝缘图案中的第二绝缘图案的数目与n不同，并且所述第二绝缘图案耦接到与所述可变电阻图案中的第一可变电阻图案耦接的第一线和第二线；以及；

其中，所述第一可变电阻图案用作虚设存储单元。

12.根据权利要求10所述的电子器件，其中，所述可变电阻图案的横截面形状和平面形状分别与所述绝缘图案的横截面形状和平面形状基本相同。

13.根据权利要求10所述的电子器件，其中，所述绝缘图案包括在所述可变电阻图案中包括的材料，并且还包括造成所述材料的可变电阻特性丧失的杂质。

14.根据权利要求10所述的电子器件，其中，所述绝缘图案包括基本满足化学计量比的金属的第一氧化物，并且所述可变电阻图案包括与所述化学计量比相比较缺少氧的所述金属的第二氧化物。

15.根据权利要求10所述的电子器件，其中，所述半导体存储器单元还包括：绝缘层，其填充在所述绝缘图案和所述可变电阻图案之间的空间中，以及所述绝缘图案和所述绝缘层包括相同的绝缘材料。

16.根据权利要求1所述的电子器件，还包括微处理器，所述微处理器包括：控制单元，其被配置成从所述微处理器的外部接收包括命令的信号，以及执行所述命令的提取、解码或者所述微处理器的信号的输入或输出控制；

运算单元，其被配置成基于所述控制单元对所述命令进行解码的结果来执行操作；以及存储器单元，其被配置成储存用于执行所述操作的数据、与执行所述操作的结果相对应的数据或者用于执行所述操作的数据的地址；

其中，所述半导体存储器单元是所述微处理器中的所述存储器单元的部件。

17.根据权利要求1所述的电子器件，还包括处理器，所述处理器包括：核单元，其被配置成通过使用数据，基于从所述处理器外部输入的命令来执行与所述命令相对应的操作；

高速缓冲存储器单元，其被配置成储存用于执行所述操作的数据、与执行所述操作的结果相对应的数据、或者用于执行所述操作的数据的地址；以及总线接口，其连接在所述核单元和所述高速缓冲存储器单元之间，并且被配置成在所述核单元和所述高速缓冲存储器单元之间传送数据，其中，所述半导体存储器单元是所述处理器中的所述高速缓冲存储器单元的部件。

18.根据权利要求1所述的电子器件，还包括处理系统，所述处理系统包括：处理器，其被配置成对通过所述处理器接收的命令进行解码，并且基于对所述命令进行解码的结果来控制对信息的操作；

辅助存储器件，其被配置成储存用于对所述命令进行解码的程序和所述信息；

主存储器件，其被配置成调用和储存来自所述辅助存储器件的程序和所述信息，使得所述处理器在执行所述程序时可以利用所述程序和所述信息来执行操作；以及接口器件，其被配置成在所述处理器、所述辅助存储器件和所述主存储器件中的至少一个与外部之间执行通信，其中，所述半导体存储器单元是所述处理系统中的所述辅助存储器件或所述主存储器件的部件。

19.根据权利要求1所述的电子器件，还包括数据储存系统，所述数据储存系统包括：储存器件，其被配置成储存数据并保存储存的数据而与电源无关；

控制器，其被配置成根据从外部输入的命令来控制数据输入至所述储存器件和从所述储存器件输出数据；

暂时储存器件，其被配置成暂时地储存所述储存器件和外部之间交换的数据；以及接口，其被配置成在所述储存器件、所述控制器和所述暂时储存器件中的至少一个与外部之间执行通信；

其中，所述半导体存储器单元是所述数据储存系统中的所述储存器件或所述暂时储存器件的部件。

20.根据权利要求1所述的电子器件，还包括存储系统，所述存储系统包括：存储器，其被配置成储存数据并保存储存的数据而与电源无关；

存储器控制器，其被配置成根据从外部输入的命令来控制数据输入至所述存储器和从所述存储器输出数据；

缓冲存储器，其被配置成缓冲在所述存储器和外部之间交换的数据；以及接口，其被配置成在所述存储器、所述存储器控制器和所述缓冲存储器中的至少一个与外部之间执行通信；

其中，所述半导体存储器单元是所述存储系统中的所述存储器或所述缓冲存储器的部件。

21.一种制造包括半导体存储器单元的电子器件的方法，所述方法包括：在衬底之上形成第一线；

在所述第一线之上形成可变电阻图案，所述可变电阻图案位于所述第一线和与所述第一线交叉的第二线的交点处；

利用所述可变电阻图案中的一些可变电阻图案来形成绝缘图案；以及在所述可变电阻图案和所述绝缘图案之上形成所述第二线，

其中，当由所述第一线中的中心第一线和所述第二线中的中心第二线限定的中心交点对应于坐标(0,0)时，所述绝缘图案位于第一虚拟线至第n+1虚拟线上，所述第n+1虚拟线具有多边形形状，在其中顶点对应于坐标(-(k-n),0)、(k-n,0)、(0,k-n)和(0,-(k-n))，其中k是自然数且n是在0至k-1范围内的整数。

22.根据权利要求21所述的方法，其中形成所述绝缘图案包括：在包括所述可变电阻图案的所得结构之上形成掩膜图案，所述掩膜图案具有开口，所述开口暴露出要形成所述绝缘图案的区域；以及掺杂杂质，所述杂质造成被所述开口暴露的所述一些可变电阻图案的可变电阻特性丧失。

23.根据权利要求22所述的方法，其中，所述开口在暴露出所有的所述第一虚拟线至所述第n+1虚拟线时具有与所述第一虚拟线至所述第n+1虚拟线中的每个的形状类似的形状。

24.根据权利要求21所述的方法，其中，形成所述绝缘图案包括：在包括所述可变电阻图案的所得结构之上形成掩膜图案，所述掩膜图案具有暴露出要形成所述绝缘图案的区域的开口；

去除被所述开口暴露的可变电阻图案以形成凹槽；以及

用绝缘材料填充所述凹槽。

25.根据权利要求24所述的方法，其中，所述开口在暴露出所有的所述第一虚拟线至所述第n+1虚拟线时具有与所述第一虚拟线至第n+1虚拟线中的每个的形状类似的形状。

说明书

电子器件及其制造方法

[0001] 相关申请的交叉引用

[0002] 本申请要求于2014年8月11日提交的申请号为10-2014-0103419、题目为“电子器件及其制造方法”的韩国专利申请的优先权，其全部内容通过引用合并于此。

技术领域

[0003] 本专利文档涉及存储电路或器件以及它们在电子器件或系统中的应用。

背景技术

[0004] 近来，随着电子器件或装置朝着小型化、低功耗、高性能和多功能性等的方向发展，需要能够在诸如计算机、便携式通信设备等的各种电子器件或装置中储存信息的电子器件，并且已经对这样的电子器件进行了研究和开发。这样的电子器件的示例包括可以利用根据施加的电压或电流在不同电阻状态之间进行切换的特性来储存数据且可以通过各种配置实现的电子器件，例如：阻变随机存取存储(RRAM)器件、相变随机存取存储(PRAM)器件、铁电随机存取存储(FRAM)器件、磁性随机存取存储(MRAM)器件、电熔丝等。

发明内容

[0005] 本专利文件中公开的技术包括存储电路或器件、它们在电子器件或系统中的应用以及电子器件的各种实现方式，其中，电子器件可以通过控制具有交叉点结构的单元阵列中的潜行电流来改善其性能特性并且可以增加单元阵列的大小。

[0006] 在一个实施例中，一种电子器件包括半导体存储器单元，所述半导体存储器单元包括：在第一方向延伸的第一线；在与所述第一方向交叉的第二方向延伸的第二线；绝缘图案，其插设在所述第一线和所述第二线之间且位于所述第一线和所述第二线的交点中的第一交点处；以及可变电阻图案，其插设在所述第一线和所述第二线之间且位于所述第一线和所述第二线的交点中的第二交点处；其中，当由所述第一线中的中心第一线和所述第二线中的中心第二线限定的中心交点对应于坐标(0,0)时，所述第一交点位于第一虚拟线至第n+1虚拟线上，所述第n+1虚拟线具有多边形形状，在其中顶点对应于坐标(-(k-n),0)、(k-n,0)、(0,k-n)和(0,-(k-n))，其中k是自然数且n是在0至k-1范围内的整数。

[0007] 上述器件的实施例可以包括以下内容中的一个或更多个。

[0008] 所述可变电阻图案的横截面形状和平面形状分别与所述绝缘图案的横截面形状和平面形状基本相同。所述绝缘图案还包括与所述可变电阻图案相比较造成可变电阻特性丧失的杂质。所述绝缘图案包括满足化学计量比的金属氧化物，并且所述可变电阻图案与所述绝缘图案相比较缺少氧。所述半导体存储器单元还包括：绝缘层，其填充在所述绝缘图案和所述可变电阻图案之间的空间中，并且所述绝缘图案和所述绝缘层包括相同的绝缘材料。所述第一线的数目是2k+1，并且所述第二线的数目是2k+1。所述可变电阻图案中的第一可变电阻图案用作虚设存储单元，以及所述第一可变电阻图案耦接到：与位于所述第一虚拟线至第n+1虚拟线的顶点处的绝缘图案耦接的第一线和第二线。所述第一线的数目是2k+2，以及所述第二线的数目是2k+2，以及，其中所述中心第一线的数目是2，且所述中心第二线的数目是2。当n等于或大于1时，所述可变电阻图案的第一可变电阻图案用作虚设存储单元，且所述第一可变电阻图案耦接到：与位于所述第一虚拟线至所述第n虚拟线的顶点处的绝缘图案耦接的第一线和第二线。

[0009] 在另一个实施例中，一种电子器件包括半导体存储器单元，所述半导体存储器单元包括：在第一方向延伸的第一线；在与所述第一方向交叉的第二方向延伸的第二线；绝缘图案，其插设在所述第一线和所述第二线之间且位于所述第一线和所述第二线的交点中的第一交点处；以及可变电阻图案，其插设在所述第一线和所述第二线之间且位于所述第一线和所述第二线的交点中的第二交点处；其中，所述绝缘图案中的第一绝缘图案的数目是n，且所述第一绝缘图案耦接到与可变电阻图案中的选中可变电阻图案耦接的第一线和第二线，其中n是自然数且是恒定的。

[0010] 上述器件的实施例可以包括以下内容中的一个或更多个。

[0011] 所述绝缘图案中的第二绝缘图案的数目与n不同，并且所述第二绝缘图案耦接到：与所述可变电阻图案中的第一可变电阻图案耦接的第一线和第二线；以及；其中，所述第一可变电阻图案用作虚设存储单元。所述可变电阻图案的横截面形状和平面形状分别与所述绝缘图案的横截面形状和平面形状基本相同。所述绝缘图案还包括与所述可变电阻图案相比较造成的可变电阻特性丧失的杂质。所述绝缘图案包括满足化学计量比的金属氧化物，并且所述可变电阻图案与所述绝缘图案相比较缺少氧。所述半导体存储器单元还包括：绝缘层，其填充在所述绝缘图案和所述可变电阻图案之间的空间中，以及所述绝缘图案和所述绝缘层包括相同的绝缘材料。

[0012] 所述电子器件还可以包括微处理器，所述微处理器包括：控制单元，其被配置成从所述微处理器的外部接收包括命令的信号和执行所述命令的提取、解码或者所述微处理器的信号的输入或输出控制；运算单元，其被配置成基于所述控制单元对所述命令进行解码的结果来执行操作；以及存储器单元，其被配置成储存用于执行所述操作的数据、与执行所述操作的结果对应的数据或者用于执行所述操作的数据的地址；其中所述半导体存储器单元是所述微处理器的部件。

[0013] 所述电子器件还可以包括处理器，所述处理器包括：核单元，其被配置成通过使用数据，基于从所述处理器外部输入的命令来执行与所述命令相对应的操作；高速缓冲存储单元，其被配置成储存用于执行所述操作的数据、与执行所述操作的结果相对应的数据、或者用于执行所述操作的数据的地址；以及总线接口，其连接在所述核单元和所述高速缓冲存储单元之间，并且被配置成在所述核单元和所述高速缓冲存储单元之间传送数据，其中所述半导体存储器单元是所述处理器中的高速缓冲存储单元的部件。

[0014] 所述电子器件还可以包括处理系统，所述处理系统包括：处理器，其被配置成将通过所述处理器接收的命令解码，并且基于将所述命令解码的结果来控制对信息的操作；辅助存储器件，其被配置成储存用于将所述命令解码的程序和所述信息；主存储器件，其被配置成调用和储存来自所述辅助存储器件的程序和信息，使得在执行所述程序时所述处理器可以利用所述程序和所述信息来执行操作；以及接口器件，其被配置成在所述处理器、所述辅助存储器件和所述主存储器件中的至少一个与外部之间执行通信，其中，所述半导体存储器单元是所述处理系统中辅助存储器件或主存储器件的部件。

[0015] 所述电子器件还可以包括数据储存系统，所述数据储存系统包括：储存器件，其被配置成储存数据并保存储存的数据而与电源无关；控制器，其被配置成根据从外部输入的命令来控制数据输入至所述储存器件和从所述储存器件输出数据；暂时储存器件，其被配置成暂时地储存所述储存器件和外部之间交换的数据；以及接口，其被配置成在所述储存器件、所述控制器和所述暂时储存器件中的至少一个与外部之间执行通信；其中，所述半导体存储器单元是所述数据储存系统中的储存器件或暂时储存器件的部件。

[0016] 所述电子器件还可以包括存储系统，所述存储系统包括：存储器，其被配置成储存数据并保存储存的数据而与电源无关；存储器控制器，其被配置成根据从外部输入的命令来控制数据输入至所述存储器和从所述存储器输出数据；缓冲存储器，其被配置成缓冲在所述存储器和外部之间交换的数据；以及接口，其被配置成在所述存储器、所述存储器控制器和所述缓冲存储器中的至少一个与外部之间执行通信；其中，所述半导体存储器单元是所述存储系统中的存储器或缓冲存储器的部件。

[0017] 在另一个实施例中，一种制造包括半导体存储器单元的电子器件的方法，所述方法包括：在衬底之上形成第一线；在所述第一线之上形成可变电阻图案，所述可变电阻图案位于第一线和与所述第一线交叉的第二线的交点处；通过所述可变电阻图案中的一些可变电阻图案改变为绝缘图案来形成绝缘图案；以及在所述可变电阻图案和所述绝缘图案之上形成第二线，其中，当由所述第一线中的中心第一线和所述第二线中的中心第二线限定的中心交点对应于坐标(0,0)时，所述绝缘图案位于第一虚拟线至第n+1虚拟线上，所述第n+1虚拟线具有多边形形状，在其中顶点对应于坐标(-(k-n),0)、(k-n,0)、(0,k-n)和(0,-(k-n))，其中k是自然数且n是在0至k-1范围内的整数。

[0018] 上述方法的实施例可以包括以下内容中的一个或更多个。

[0019] 形成所述绝缘图案包括：在包括所述可变电阻图案的所得结构之上形成掩膜图案，所述掩膜图案具有开口，所述开口暴露出要形成所述绝缘图案的区域；以及把造成可变电阻特性丧失的杂质掺杂到由所述开口暴露的可变电阻图案中。形成所述绝缘图案包括：在包括所述可变电阻图案的所得结构之上形成掩膜图案，所述掩膜图案具有开口，所述开口暴露出要形成所述绝缘图案的区域；通过去除由所述开口暴露的可变电阻图案来形成凹槽；以及用绝缘材料来填充所述凹槽。所述开口的形状类似于所述第一虚拟线至第n+1虚拟线。

[0020] 鉴于本文中提供的实施例的描述和附图，这些和其他的方面、实施方式以及相关优点将变得显然，实施例的描述和附图旨在提供所要求保护的本发明的进一步解释。

附图说明

[0021] 图1是示出根据比较示例的半导体器件及其问题的平面图。

[0022] 图2A是示出根据一个实施方式的半导体器件的平面图，并且图2B是沿着图2A的线A-A’截取的横截面图。

[0023] 图3A和3B是示出制造图2A和2B的半导体器件的方法的示例的横截面图，并且图3C是示出图3B的掩膜图案的示例的平面图。

[0024] 图4是示出根据另一个实施方式的半导体器件的平面图。

[0025] 图5是示出根据另一个实施方式的半导体器件的平面图。

[0026] 图6是示出根据另一个实施方式的半导体器件的平面图。

[0027] 图7是示出根据另一个实施方式的半导体器件的平面图。

[0028] 图8是示出根据另一个实施方式的半导体器件的平面图。

[0029] 图9示出了实施基于所公开技术的存储电路的微处理器。

[0030] 图10示出了实施基于所公开技术的存储电路的处理器。

[0031] 图11示出了实施基于所公开技术的存储电路的系统。

[0032] 图12示出了实施基于所公开技术的存储电路的数据储存系统。

[0033] 图13示出了实施基于所公开技术的存储电路的存储系统。

具体实施方式

[0034] 下面将参照附图详细描述本发明的各个实施例。

[0035] 附图未必按比例绘制，并且在一些情况下，为了清楚地示出实施例的某些特征，可能对附图中的至少一些结构的比例做夸大处理。在附图或说明书中呈现具有为多层结构中的两层或更多层的实施例时，这些层的相对定位关系或布置这些层的顺序反映了实施例的特定实施方式，并且不同的相对定位关系或布置层的顺序也是可能的。另外，所描述的或示出的多层结构的实施例可能没有反映存在于该特定多层结构中的所有的层(例如，一个或更多个附加层可能存在于两个所示的层之间)。作为具体示例，当所描述或所示出的多层结构的第一层被称为在第二层“上”或“之上”或者在衬底“上”或“之上”时，第一层可以直接形成在第二层上或者衬底上，但是也可以表示这样的结构：一个或更多个其他中间层存在于第一层和第二层之间或者第一层和衬底之间。

[0036] 在描述实施方式之前，将参考图1描述根据比较示例的半导体器件及其问题。

[0037] 图1是示出根据比较示例的半导体器件10及其问题的平面视图。

[0038] 参见图1，半导体器件10可以具有交叉点单元阵列结构，交叉点单元阵列结构包括多个第一线L1、多个第二线L2和多个存储单元MC。第一线L1可以在第一方向上延伸且彼此平行。第二线L2可以设置在第一线L1之上，且在与第一方向交叉的第二方向上延伸并且彼此平行。存储单元MC可以被限定在第一线L1和第二线L2的交点处，并且被设置在第一线L1和第二线L2之间。

[0039] 存储单元MC可以包括可变电阻材料，可变电阻材料可以根据通过第一线L1和第二线L2向其供给的电压或电流而在不同的电阻状态之间进行切换。存储单元MC可以储存一个比特的数据。例如，存储单元MC在可变电阻材料处于低电阻状态时储存数据‘0’,而存储单元MC在可变电阻材料处于高电阻状态时储存数据‘1’。

[0040] 在交叉点单元阵列结构中，可以通过耦接到选中存储单元SMC的对应第一线L1和第二线L2，将需要的操作电压施加至选中存储单元SMC，以便对选中存储单元SMC执行写入操作或读取操作。例如，接地电压GND可以施加到第一线L1中的选中的一个第一线L1，以及一定的电压+V可以施加到第二线L2中的选中的一个第二线L2。然而，由于存储单元MC共享第一线L1和/或第二线L2以便使得彼此耦接为整体，所以潜行电流可以流入未选中存储单元(图1中由虚线箭头所示)。

[0041] 当潜行电流大时，会使半导体器件10的操作特性恶化。例如，可以减少感测裕度。另外，当潜行电流大时，难以增加存储单元和线的数目。结果，不能增加单元阵列的尺寸。本公开的实施方式提供了一种半导体器件和制造该半导体器件的工艺，在该半导体器件中潜行电流的量被减少且被控制成均匀的。

[0042] 图2A是示出根据一个实施方式的半导体器件20的一部分的平面图，以及图2B是沿着图2A的线A-A’截取的横截面图。

[0043] 参见图2A和2B，半导体器件20可以包括衬底100、设置在衬底100之上的多个第一线110、设置在第一线110之上的多个第二线130以及插设在第一线110和第二线130之间的多个图案120A和120B。第一线110可以在与衬底100的表面平行的第一方向上延伸。第二线130可以在与衬底100的表面平行且与第一方向交叉的第二方向上延伸。图案120A和120B可以设置在第一线110和第二线130的交点处。图案120A和120B之间的空间可以用绝缘层125来填充。这里，图案120A和120B可以包括可变电阻图案120A和绝缘图案120B。

[0044] 衬底100可以包括附加元件(未示出)，例如，用于控制第一线110和/或第二线130的存取元件。

[0045] 第一线110和第二线130可以向可变电阻图案120A供应电压或电流。第一线110和第二线130可以由一种或多种导电材料形成，所述导电材料例如金属、金属氮化物、掺杂有杂质的半导体材料、或它们的组合。如图2A所示，第一线110的数目可以是奇数，例如21，并且第二线130的数目可以是奇数，例如21。即，第一线110的数目可以与第二线130的数目相同。因此，可以通过第一线110和第二线130来限定21×21个交点。

[0046] 可变电阻图案120A可以具有根据向其施加的电压或电流而在不同电阻状态之间进行切换的特性。因此，可变电阻图案120A可以用作储存不同数据的存储单元。例如，可变电阻图案120A可以具有单层结构或多层结构，所述多层结构包括含有大量氧空位的缺氧金属氧化物。缺氧金属氧化物可以包括相比于满足理想配比的材料而言缺少氧的材料。缺氧金属氧化物可以包括氧化钛TiOx，其中x小于2，或者氧化钽TaOy，其中y小于2.5。在这种情况下，可变电阻图案120A的电阻状态可以通过氧空位的移动来改变。即，当通过氧空位在可变电阻图案120A中的移动创建细丝电流路径时，可变电阻图案120A可能处于低电阻状态且储存数据‘0’。另一方面，当通过氧空位的移动除掉了细丝电流路径时，可变电阻图案120A可能处于高电阻状态且储存数据‘1’。然而，其他实施方式也是可以的。在一个实施方式中，可变电阻图案120A可以具有单层结构或多层结构，其包括在RRAM、FRAM、MARM等中使用的各种可变电阻材料中的一个。可变电阻材料可以包括：金属氧化物，诸如过渡金属氧化物或基于钙铁矿的材料；相变材料，诸如基于硫属化物的材料、铁电材料、铁磁材料等。可变电阻图案120A可以与第一线110和第二线130的交点区中的每个重叠，并且具有与邻近的可变电阻图案120A分隔开的岛形。

[0047] 绝缘图案120B可以具有绝缘特性。因而，尽管通过第一线110和第二线130供应了电压或电流，也不会出现流过绝缘图案120B的电流。即，绝缘图案120B可以阻断电流在第一线110和第二线130之间流动。根据用于形成绝缘图案120B的工艺，绝缘图案120B可以由多种绝缘材料中的任何绝缘材料形成。这在后面将更详细地描述。可以通过去除可变电阻图案120A或者通过改变可变电阻图案120A的材料特性来形成绝缘图案120B。因而，绝缘图案120B可以具有与可变电阻图案120A的平面形状和横截面形状基本相同的平面形状和横截面形状。

[0048] 绝缘层125可以由一种或多种绝缘材料形成，例如，氧化硅、氮化硅、或它们的组合。

[0049] 这里，绝缘图案120B可以位于第一线110和第二线130的交点中的一些交点处，以及可变电阻图案120A可以位于第一线110和第二线130的交点中的其他交点处。此后，将一些交点和其他交点分别称作第一交点和第二交点。为了便于描述，每个交点由对应的坐标来表示，其中，坐标的第一分量和第二分量的单位变化分别对应于相邻的第一线之间的距离和相邻的第二线之间的距离。第一交点可以被布置成具有一定的形状。如下可以更详细地描述第一交点的布置。

[0050] 参见图2A，中心交点可以对应于坐标(0,0)。这里，中心交点可以由第一线110中的中心第一线和第二线130中的中心第二线来限定。第一线110中的中心第一线位于第一线110的中心，即第一线110中的第十一根线。第二线130中的中心第二线位于第二线130的中心，即第二线130中的第十一根线。在这种情况下，位于第一线110的中心第一线的两端的交点可以对应于坐标(-10,0)和(10,0)。另外，位于第二线130的中心第二线的两端的交点可以对应于坐标(0,10)和(0,-10)。假设存在具有四边形形状的虚拟线DL1且虚拟线DL1的顶点对应于坐标(-10,0)、(10,0)、(0,10)和(0,-10)，绝缘图案120B可以位于处于虚拟线DL1上的交点处。即，如图2A所示，绝缘图案120B可以位于由该图中除了坐标(0,0)以外的坐标表示的交点处。可变电阻图案120A可以位于其余交点处。

[0051] 通过如图2A所示地布置绝缘图案120B，可以获得以下优点。

[0052] 第一，由于绝缘图案120B位于潜行电流路径上以阻断潜行电流，所以可以减少潜行电流的量。

[0053] 此外，潜行电流的量可以是均匀的，而与选中哪个可变电阻图案120A无关。这是因为，与可变电阻图案120A中选中可变图案共享第一线110和第二线130的绝缘图案120B的数目是恒定的，与可变电阻图案120A中的选中可变电阻图案的位置无关。例如，位于交点S1处的可变电阻图案120A可以被称作第一存储单元，而位于交点S2处的可变电阻图案120A可以被称作第二存储单元。当选中了在交点S1处的第一存储单元时，与耦接到第一存储单元的第一线110耦接的绝缘图案120B的数目是2，并且与耦接到第一存储单元的第二线130耦接的绝缘图案120B的数目是2。图2A示出了耦接到第一存储单元的第一线110和第二线130与虚拟线DL在四点相遇。另外，当选中了在交点S2的第二存储单元时，则与上述选中第一存储单元的情况类似，与耦接到第二存储单元的第一线110耦接的绝缘图案120B的数目是2，并且与耦接到第二存储单元的第二线130耦接的绝缘图案120B的数目是2。类似的，当选中了其他存储单元例如与坐标(0,0)对应的存储单元时，与选中存储单元共享第一线110和第二线130的绝缘图案120B的数目是4。

[0054] 由于潜行电流的量得到减少且是均匀的，所以可以改善半导体器件的操作特性并且可以增加单元阵列的尺寸。

[0055] 然而，当选中了位于由虚线包围的最外面区域DMC中的最外面存储单元中的一个时，与选中存储单元共享第一线110和第二线130的绝缘图案120B的数目可以是2或3。即，当选中存储单元位于最外面区域DMC中时，与选中存储单元共享第一线110和第二线130的绝缘图案120B的数目可以根据选中存储单元的位置而不同。因此，如果选中了最外面存储单元中的一个，则潜行电流的量可能是不均匀的。为了解决这个问题，最外面存储单元可以用作虚设存储单元。最外面存储单元可以包括与位于虚拟线DL1的X轴上的顶点(即，对应于坐标(-10,0)和(10,0)的交点)的绝缘图案120B共享第二线130的可变电阻图案120A。最外面存储单元还可以包括与位于虚拟线DL1的Y轴上的顶点(即，对应于坐标(0,10)和(0,-10)的交点)的绝缘图案120B共享第一线110的可变电阻图案120A。

[0056] 虽然没有示出，但是半导体器件20还可以包括设置在第一线110的一侧以与第一线110平行的一个或更多个第一虚设线，或者设置在第二线130的一侧以与第二线130平行的一个或更多个第二虚设线。

[0057] 将参考图3A至3C描述用于制造上述半导体器件的方法的示例。

[0058] 图3A和3B是示出用于制造图2A和2B的半导体器件20的方法的示例的横截面图，且图3C是示出图3B的掩膜图案的示例的平面图。

[0059] 参见图3A，在第一方向延伸的第一线110和填充在第一线110之间的空间中的第一绝缘层(未示出)可以形成在衬底100之上。在一个实施方式中，可以通过下列内容来形成第一线110和第一绝缘层：在衬底100之上沉积导电材料，选择性地刻蚀导电材料以形成第一线110，形成填充第一线110之间的空间且覆盖第一线110的绝缘材料，以及执行平坦化工艺直到第一线110的顶表面暴露以形成第一绝缘层。在另一个实施方式中，可以通过下列内容形成第一线110和第一绝缘层：在衬底100之上沉积绝缘材料，选择性地刻蚀绝缘材料以形成具有沟槽的第一绝缘层，形成覆盖具有沟槽的第一绝缘层的导电材料，以及执行平坦化工艺直到第一绝缘层的顶表面暴露以形成填充在第一沟槽中的第一线110。

[0060] 然后，可以在第一线110和第一绝缘层之上形成可变电阻图案120A和第二绝缘层125。可变电阻图案120A可以耦接到第一线110且沿着第一方向和第二方向按照矩阵配置布置，以位于第一线110和随后形成的第二线130的交点处，如图2B所示。第二绝缘层125可以形成在可变电阻图案120A之间的空间中。在一个实施方式中，可以通过下列内容形成可变电阻图案120A和第二绝缘层125：在第一线110和第一绝缘层之上沉积可变电阻材料，选择性地刻蚀可变电阻材料以形成可变电阻图案120A，形成填充可变电阻图案120A之间的空间且覆盖可变电阻图案120A的绝缘材料，以及执行平坦化工艺直到可变电阻图案120A的顶表面暴露以形成第二绝缘层125。在这个实施方式中，可变电阻图案120A可以具有宽度从顶部至底部增加的形状。在另一个实施方式中，可以通过下面内容形成可变电阻图案120A和绝缘层125：在第一线110和第一绝缘层之上沉积绝缘材料，选择性性刻蚀绝缘材料以形成具有孔的第二绝缘层125，形成覆盖具有孔的第二绝缘层125的可变电阻材料，以及执行平坦化工艺直到第二绝缘层125的顶表面暴露以形成填充在孔中的可变电阻图案120A。在这个实施方式中，可变电阻图案120A可以具有宽度从顶部至底部减少的形状。

[0061] 参见图3B，可以在可变电阻图案120A和第二绝缘层125之上形成掩膜图案M。掩膜图案M可以具有开口O，开口O暴露出要形成绝缘图案120B的区域。然后，被开口O暴露的可变电阻图案120A可以被改变成绝缘图案120B。

[0062] 在一个实施方式中，通过将杂质掺杂到被开口O暴露的可变电阻图案120A中(见箭头)，可以形成绝缘图案120B。掺杂工艺可以通过离子注入来执行。这里，杂质可以造成可变电阻图案120A的可变电阻特性的丧失，使得可变电阻图案120A具有绝缘特性。通过此掺杂工艺获得的绝缘图案120B在还包括造成可变电阻特性丧失的杂质时可以由与可变电阻图案120A相同的材料形成。例如，当可变电阻图案120A包括缺氧金属氧化物层时，杂质可以包括氧。当氧被掺杂到缺氧金属氧化物层中时，缺氧金属氧化物层的氧空位会减少，使得缺氧金属氧化物层的可变电阻特性丧失。结果，绝缘图案120B可以包括富氧金属氧化物层，其与可变电阻图案120A相比包含更多的氧。富氧金属氧化物层可以是满足化学计量比的层，例如二氧化钛TiO2层、五氧化二钽Ta2O5层等。

[0063] 在另一个实施方式中，通过利用湿法刻蚀工艺或干法刻蚀工艺去除被开口O暴露的可变电阻图案120A，并且利用绝缘材料来填充去除可变电阻图案120A而形成的凹槽，可以形成绝缘图案120B。在这个实施方式中，可以使用任何绝缘材料来用于绝缘图案120B。例如，绝缘图案120B可以由与第二绝缘层125相同的材料形成，例如氧化硅、氮化硅、或它们的组合。即，通过此工艺获得的绝缘图案120B可以包括与可变电阻图案120A中包括的材料不同且不衍生于所述材料的绝缘材料。

[0064] 在任何情况下，绝缘图案120B可以代替被开口O暴露的区域中的可变电阻图案120A。因此，绝缘图案120B的横截面形状和平面形状可以分别与可变电阻图案120A的横截面形状和平面形状基本相同。

[0065] 在图3C中示出了掩膜图案M的平面形状的示例。参见图3C，开口O不具有暴露出每个绝缘图案120B的岛形，但是开口O具有类似于将绝缘图案120B相互连接的四边形形状(见图2A的DL1)。在这个实施方式中，可以利用用于形成掩膜图案M的工艺。而且，当存在两个或更多个虚拟线时，开口在暴露出所有虚拟线时可以具有类似于虚拟线的形状。

[0066] 然后，返回参见图2B，在形成了绝缘图案120B之后，去除掩膜图案M，然后，可以在得到的结构之上形成在第二方向延伸的第二线130和填充在第二线130之间的空间中的第三绝缘层(未示出)。用于形成第二线130和第二线130之间的第三绝缘层的工艺可以与用于形成第一线110和第一线110之间的第一绝缘层的工艺基本相同。

[0067] 在上述实施方式中，绝缘图案120B位于与一个虚拟线DL1重叠的交点处。然而，其他实施方式也是可以的。在另一个实施方式中，绝缘图案120B可以位于与两个或更多个虚拟线重叠的交点处。将参考图4和图5进行描述。

[0068] 图4是示出根据另一个实施方式的半导体器件40的平面图。具体来说，图4示出了以下实施方式：其中，绝缘图案位于两个虚拟线上，每个虚拟线具有多边形形状。将主要描述与图2A的上述实施方式的不同。

[0069] 参见图4，在第一线110和第二线130的交点处可以形成可变电阻图案或绝缘图案。

[0070] 这里，绝缘图案可以处于位于第一虚拟线DL1和第二虚拟线DL2上的交点处，所述第二虚拟线DL2位于由第一虚拟线DL1界定的区域内部。第一虚拟线DL1与图2A的虚拟线DL1可以基本相同。即，第一虚拟线DL1可以是顶点位于与坐标(-10,0)、(10,0)、(0,10)和(0,-10)对应的四个交点处的四边形的线。第二虚拟线DL2可以是顶点位于与坐标(-9,0)、(9,
0)、(0,9)和(0,-9)对应的四个交点处的四边形的线。第一虚拟线DL1上的交点的坐标可以与图2A所示的基本相同。因而，在图4中，仅示出了第二虚拟线DL2上的交点的坐标。

[0071] 在这种情况下，即使当选中了以下描述的除了最外面存储单元之一以外的任何存储单元时，与选中存储单元共享第一线110和第二线130的绝缘图案的数目是4且是恒定的。因而，潜行电流的量可以是均匀的。此外，由于位于潜行电流路径上的绝缘图案的数目增加了，所以潜行电流的量可以得到进一步减少。

[0072] 然而，当选中了位于由虚线包围的最外面区域DMC中的一个最外面存储单元时，与选中存储单元共享第一线110和第二线130的绝缘图案的数目可以不是恒定的。因而，最外面存储单元可以用作虚设存储单元。在这个实施方式中，最外面存储单元可以包括与位于第一虚拟线DL1的顶点处的绝缘图案共享第一线110和第二线130中的一个或更多个的可变电阻图案，并且可以进一步包括与位于第二虚拟线DL2的顶点处的绝缘图案共享第一线110和第二线130中的一个或更多个的可变电阻图案。

[0073] 图5是示出根据另一个实施方式的半导体器件50的平面图。具体来说，图5示出了以下实施方式：其中，绝缘图案位于三个虚拟线上。将主要描述与上述实施方式的不同。

[0074] 参见图5，在第一线110和第二线130的交点处可以形成可变电阻图案或绝缘图案。

[0075] 这里，绝缘图案可以位于处于第一虚拟线DL1、第二虚拟线DL2和第三虚拟线DL3上的交点处，其中，第二虚拟线DL2处于第一虚拟线DL1内部，第三虚拟线DL2处于第二虚拟线DL2内部。第一虚拟线DL1和第二虚拟线DL2可以与图4的第一虚拟线DL1和第二虚拟线DL2基本相同。第三虚拟线DL3可以是顶点位于与坐标(-8,0)、(8,0)、(0,8)和(0,-8)对应的四个交点处的四边形的线。第一虚拟线DL1上的交点的坐标可以与图2A所示的基本相同，以及第二虚拟线DL2上的交点的坐标可以与图4所示的基本相同。因而，在图5中，仅仅示出了第三虚拟线DL3上的交点的坐标。

[0076] 在这个实施方式中，即使当选中了除了最外面存储单元以外的任何存储单元时，与选中存储单元共享第一线110和第二线130的绝缘图案的数目是6且是恒定的。因而，潜行电流的量可以是均匀的。此外，由于增加了位于潜行电流路径上的绝缘图案的数目，所以潜行电流的量可以得到进一步减少。

[0077] 然而，当选中了位于由虚线包围的最外面区域DMC中的一个最外面存储单元时，与选中存储单元共享第一线110和第二线130的绝缘图案的数目可以不是恒定的。因而，最外面存储单元可以用作虚设存储单元。在这个实施方式中，最外面存储单元可以包括位于由第一虚拟线DL1界定的区域外部的可变电阻图案，其与位于第一至第三虚拟线DL1、DL2和DL3的顶点处的绝缘图案中的一个或更多个共享第一线110和第二线130中的一个或更多个。

[0078] 根据图2A、图4和图5的以上实施方式，关于绝缘图案的布置可以得出以下规则。

[0079] 当第一线110的数目和第二线130的数目中的每一个都为2k+1(其中k是自然数)并且由第一线110中的中心第一线和第二线130中的中心第二线限定的中心交点对应于坐标(0,0)时，位于第一线110中的中心第一线两端的交点可以对应于坐标(-k,0)和(k,0)，并且位于第二线130中的中心第二线两端的交点可以对应于坐标(0,k)和(0,-k)。

[0080] 绝缘图案可以位于与至少一个第一虚拟线DL1重叠的交点处，所述第一虚拟线DL1具有四边形形状和对应于坐标(-k,0)、(k,0)、(0,k)和(0,-k)的顶点。绝缘图案还可以位于与一个或更多个虚拟线重叠的交点处，所述一个或更多个虚拟线具有四边形形状且位于由第一虚拟线DL1界定的区域内部。即，绝缘图案可以位于第一虚拟线至第n+1虚拟线处。这里，所述第n+1虚拟线可以具有四边形形状，在其中顶点对应于坐标(-(k-n),0)、(k-n,0)、(0,k-n)和(0,-(k-n))，其中n是在范围0至k-1内的整数。

[0081] 用作虚设存储单元的最外面存储单元可以包括：位于由第一虚拟线DL1界定的区域外部的可变电阻图案，其与位于第一虚拟线至第n+1虚拟线的顶点处的绝缘图案中的一个或更多个共享第一线110和第二线130中的一个或更多个。

[0082] 在图2A至图5的上述实施方式中，第一线110的数目和第二线130的数目中的每个是奇数。然而，在其他实施方式中，第一线110的数目和第二线130的数目中的每个可以是偶数。随后将参考图6至图8进行描述。

[0083] 图6是示出根据另一个实施方式的半导体器件60的平面图。将主要描述与图2A的实施方式的不同。

[0084] 参见图6，第一线110的数目可以是偶数，例如22，以及第二线130的数目可以是偶数，例如22。因此，第一线110和第二线130可以限定22×22个交点。如上所述，可变电阻图案可以位于一些交点，以及绝缘图案可以位于其他交点。这里，随后将更详细地描述绝缘图案的布置。

[0085] 与图2A、图4和图5的上述实施方式不同，由于第一线110的数目和第二线130的数目中的每个是偶数，所以在第一线110中不会存在位于第一线110中心的一个第一线110以及在第二线130中不会存在位于第二线130中心的一个第二线130。因此，在这个实施方式中，从上和下为第十一个的两个第一线110可以被称作第一线110中的中心第一线，从左和右为第十一个的两个第二线130可以被称作第二线130的中心第二线。由第一线110中的两个中心第一线和第二线130中的两个中心第二线可以限定四个中心交点。四个中心交点可以对应于坐标(0,0)，位于第一线110中的中心第一线的右端的两个交点可以对应于坐标(10,0)，位于第一线110中的中心第一线的左端的两个交点可以对应于坐标(-10,0)，位于第二线130中的中心第二线的顶端的两个交点可以对应于坐标(0,10)，以及位于第二线130中的中心第二线的底端的两个交点可以对应于坐标(0,-10)。假设存在具有八边形形状的虚拟线DL1且对应于坐标(-10,0)、(10,0)、(0,10)和(0,-10)的八个交点是虚拟线DL1的顶点，则绝缘图案可以位于处于虚拟线DL1上的交点处。即，如图6所示，绝缘图案可以位于由除了(0,0)以外的所示坐标表示的交点处。可变电阻图案可以位于其余的交点处。

[0086] 这里，即使当选中了任何存储单元时，与选中存储单元共享第一线110和第二线130中的每个的绝缘图案的数目是2且是恒定的。在这个实施方式中，尽管选中了位于由虚拟线DL1界定的区域外部并且与位于虚拟线DL1的顶点处的绝缘图案中的一个或更多个共享第一线110和第二线130中的一个或更多个的最外面存储单元之一，但是与选中存储单元共享第一线110和第二线130中的每个的绝缘图案的数目可以是恒定的。例如，当选中了对应于坐标(10,5)的存储单元时，与该存储单元共享第一线110和第二线130中的每个的绝缘图案的数目是2。因而，在这个实施方式中，最外面存储单元不可以用作虚设存储单元。

[0087] 通过这个实施方式，潜行电流的量可以被减少且是均匀的。

[0088] 在图6的实施方式中，绝缘图案120B位于与一个虚拟线DL1重叠的交点处。然而，其他实施方式也是可以的。例如，绝缘图案可以位于与两个或更多个虚拟线重叠的交点处。这将参考图7和图8进行描述。

[0089] 图7是示出根据另一个实施方式的半导体器件70的平面图。具体来说，图7示出了以下的实施方式：其中，绝缘图案位于两个虚拟线上。

[0090] 参见图7，可变电阻图案或绝缘图案可以形成在第一线110和第二线130的交点处。

[0091] 这里，绝缘图案可以位于处于第一虚拟线DL1和第二虚拟线DL2上的交点处，其中第二虚拟线DL2位于由第一虚拟线DL1界定的区域内部。第一虚拟线DL1可以与图6的虚拟线DL1基本相同。第二虚拟线DL2可以是八边形的线，在其中，顶点位于与坐标(-9,0)、(9,0)、(0,9)和(0,-9)对应的八个交点处。在图7中，仅仅示出了第二虚拟线DL2上的交点的坐标。

[0092] 在这个实施方式中，即使当选中了除了最外面存储单元以外的任何存储单元时，与选中存储单元共享第一线110和第二线130中的每个的绝缘图案的数目是4且是恒定的。

[0093] 然而，即使当选中了位于由虚线包围的最外面区域DMC中的最外面存储单元中的一个时，与选中存储单元共享第一线110和第二线130中的每个的绝缘图案的数目可以不是恒定的。因此，最外面存储单元可以用作虚设存储单元。在这个实施方式中，最外面存储单元可以包括位于由第一虚拟线DL1界定的区域外部的可变电阻图案，其与位于第一虚拟线DL1的顶点处的绝缘图案中的一个或更多个共享第一线110和第二线130中的一个或更多个。

[0094] 图8是示出根据另一个实施方式的半导体器件80的平面图。具体来说，图8示出了以下的实施方式：其中，绝缘图案位于三个虚拟线上。

[0095] 参见图8，可变电阻图案或绝缘图案可以形成在第一线110和第二线130的交点处。

[0096] 这里，绝缘图案可以位于处于第一虚拟线DL1、第二虚拟线DL2和第三虚拟线DL3上的交点处，其中，第二虚拟线DL位于由第一虚拟线DL1界定的区域内部，第三虚拟线DL3位于由第二虚拟线DL2界定的区域内部。第一虚拟线DL1和第二虚拟线DL2可以与图7的第一虚拟线DL1和第二虚拟线DL2基本相同。第三虚拟线DL3可以是八边形的线，在其中顶点位于与坐标(-8,0)、(8,0)、(0,8)和(0,-8)对应的八个交点处。在图8中，仅仅示出了在第三虚拟线DL3上的交点的坐标。

[0097] 在这个实施方式中，即使当选中了除了最外面存储单元以外的任何存储单元时，与选中存储单元共享第一线110和第二线130中的每个的绝缘图案的数目是6且是恒定的。

[0098] 然而，即使当选中了处于由虚线包围的最外面区域DMC中的最外面存储单元中的一个时，与选中存储单元共享第一线110和第二线130中的每个的绝缘图案的数目可以不是恒定的。因此，最外面存储单元可以用作虚设存储单元。在这个实施方式中，最外面存储单元可以包括位于由第一虚拟线DL1界定的区域外部的可变电阻图案，并且其与位于第一虚拟线DL1和第二虚拟线DL2的顶点处的绝缘图案中的一个或更多个共享第一线110和第二线130中的一个或更多个。

[0099] 根据图6至8的上述实施方式，关于绝缘图案的布置可以得到以下规则。

[0100] 当第一线110的数目和第二线130的数目中的每个是2k+2(其中k是自然数)且由第一线110中的两个中心第一线和第二线130中的两个中心第二线限定的四个中心交点对应于坐标(0,0)时，位于第一线110中的两个中心第一线右端的两个交点可以对应于坐标(k,0)，位于第一线110中的两个中心第一线左端的两个交点可以对应于坐标(-k,0)，位于第二线130中的两个中心第二线顶端的两个交点可以对应于坐标(0,k)，以及位于第二线130中的两个中心第二线底端的两个交点可以对应于坐标(0,-k)。

[0101] 绝缘图案可以位于与至少一个第一虚拟线DL1重叠的交点处，所述第一虚拟线DL1具有四边形形状和对应于坐标(-k,0)、(k,0)、(0,k)和(0,-k)的顶点。而且，绝缘图案还可以位于与一个或更多个虚拟线重叠的交点处，所述一个或更多个虚拟线具有八边形形状且位于第一虚拟线DL1内部。即，绝缘图案可以位于第一虚拟线至第n+1虚拟线上的交点处。这里，第n+1虚拟线具有八边形形状，在其中顶点对应于坐标(-(k-n),0)、(k-n,0)、(0,k-n)和(0,-(k-n))，其中n是在范围0至k-1内的整数。

[0102] 当只存在第一虚拟线DL1时，最外面存储单元可以用作虚设存储单元。即，最外面存储单元用作类似于其他可变电阻图案的存储单元。另一方面，当存在两个或更多个虚拟线时，用作虚设存储单元的最外面存储单元可以包括可变电阻图案，其位于由第一虚拟线DL1界定的区域外部且与位于第一至第n虚拟线的顶点处的绝缘图案中的一个或更多个共享第一线110和第二线130中的一个或更多个。

[0103] 然而，绝缘图案的布局可以不限于图2A至图8的上述实施方式。只要与选中可变电阻图案共享第一线和第二线的绝缘图案的数目是常数，就可以以各种方式改变绝缘图案的布局，而与选中除了虚设存储单元以外的哪个可变电阻图案无关。

[0104] 以上和其他的基于公开技术的存储电路或半导体器件可以用在一系列器件或系统中。图9至图13提供了可以实施根据本文公开的实施例的存储电路的器件或系统的一些示例。

[0105] 图9示出了实施基于所公开技术的存储电路的微处理器。

[0106] 参见图9，微处理器1000可以执行用于控制和调整从各种外部设备接收数据、处理数据以及将处理结果输出至外部设备的一系列过程的任务。微处理器1000可以包括：存储器单元1010、运算单元1020、控制单元1030等。微处理器1000可以是各种数据处理单元，诸如中央处理单元(CPU)、图形处理单元(GPU)、数字信号处理器(DSP)和应用处理器(AP)。

[0107] 存储器单元1010是将数据储存在微处理器1000中作为处理器寄存器、寄存器等的部件。存储器单元1010可以包括数据寄存器、地址寄存器、浮点寄存器等。此外，存储器单元1010可以包括各种寄存器。存储器单元1010可以执行暂时储存要由运算单元1020执行的操作的数据、执行操作的结果数据、以及储存执行操作的数据的地址的功能。

[0108] 存储器单元1010可以包括根据实施例的上述半导体器件中的一个或更多个。例如，存储器单元1010可以包括：在第一方向延伸的第一线；在与所述第一方向交叉的第二方向延伸的第二线；绝缘图案，其插设在第一线和第二线之间且位于第一线和第二线的交点中的第一交点处；以及可变电阻图案，其插设在第一线和第二线之间且位于第一线和第二线的交点中的第二交点处；其中，当通过第一线中的中心第一线和第二线中的中心第二线限定的中心交点对应于坐标(0,0)时，第一交点位于第一虚拟线至第n+1虚拟线上，第n+1虚拟线具有多边形形状，在其中顶点对应于坐标(-(k-n),0)、(k-n,0)、(0,k-n)和(0,-(k-n))，其中k是自然数且n是在0至k-1范围内的整数。由此，可以提高存储器单元1010的单元阵列的大小，并且可以改善存储器单元1010的性能特性。结果，可以改善微处理器1000的性能特性。

[0109] 运算单元1020可以根据控制单元1030对命令进行解码的结果来执行四则算术运算或逻辑运算。运算单元1020可以包括至少一个算术逻辑单元(ALU)等。

[0110] 控制单元1030可以接收来自存储器单元1010、运算单元1020和微处理器1000的外部设备的信号，执行命令的提取、解码和微处理器1000的信号的输入和输出控制，以及执行由程序表示的处理。

[0111] 根据本实施方式的微处理器1000可以额外地包括高速缓冲存储器单元1040，其可以暂时储存要从除了存储器单元1010之外的外部设备输入的数据或者要输出至外部设备的数据。在这种情况下，高速缓冲存储器单元1040可以通过总线接口1050与存储器单元1010、运算单元1020和控制单元1030交换数据。

[0112] 图10示出了实施基于所公开技术的存储电路的处理器。

[0113] 参见图10，处理器1100可以通过包括除了微处理器执行的功能之外的各种功能来改善性能并实现多功能性，其中微处理器执行用于控制和调整从各种外部设备接收数据、处理数据以及将处理结果输出至外部设备的一系列过程的任务。处理器1100可以包括用作微处理器的核单元1110、用于暂时储存数据的高速缓冲存储器单元1120、和用于在内部设备和外部设备之间传送数据的总线接口1130。处理器1100可以包括各种片上系统(SoC)，诸如多核处理器、图形处理单元(GPU)和应用处理器(AP)。

[0114] 本实施方式的核单元1110是针对从外部设备输入的数据执行算术逻辑运算的部件，并且可以包括存储器单元1111、运算单元1112和控制单元1113。

[0115] 存储器单元1111是将数据储存在处理器1100中的部件，以作为处理器寄存器、寄存器等。存储器单元1111可以包括数据寄存器、地址寄存器、浮点寄存器等。此外，存储器单元1111可以包括各种寄存器。存储器单元1111可以执行暂时储存用于要由运算单元1112执行的操作的数据、执行操作的结果数据、和储存用于执行操作的数据的地址的功能。运算单元1112是处理器1100中执行操作的部件。运算单元1112可以根据控制单元1113对命令进行解码的结果等来执行四则算术运算、逻辑运算。运算单元1112可以包括至少一个算术逻辑单元(ALU)等。控制单元1113可以接收来自存储器单元1111、运算单元1112和处理器1100的外部设备的信号，执行命令的提取、解码和控制处理器1100的信号输入和输出，以及执行由程序表示的处理。

[0116] 高速缓冲存储器单元1120是暂时储存数据以补偿以高速操作的核单元1110和以低速操作的外部设备之间的数据处理速度的差异的部件。高速缓冲存储器单元1120可以包括：主储存部1121、二级储存部1122和三级储存部1123。通常，高速缓冲存储器单元1120包括主储存部1121和二级储存部1122，而在需要高储存容量的情况下可以包括三级储存部1123。在情况需要时，高速缓冲存储器单元1120可以包括增加数目的储存部。也就是说，可以根据设计来改变高速缓冲存储器单元1120中包括的储存部的数目。主储存部1121、二级储存部1122和三级储存部1123储存和辨别数据的速度可以相同或不同。在各个储存部
1121、1122和1123的速度不同的情况下，主储存部1121的速度可以是最大的。高速缓冲存储器单元1120的主储存部1121、二级储存部1122和三级储存部1123中的至少一个储存部可以包括根据实施例的上述半导体器件中的一个或更多个。例如，高速缓冲存储器单元1120可以包括：在第一方向延伸的第一线；在与所述第一方向交叉的第二方向延伸的第二线；绝缘图案，其插设在第一线和第二线之间且位于第一线和第二线的交点中的第一交点处；以及可变电阻图案，其插设在第一线和第二线之间且位于第一线和第二线的交点中的第二交点处；其中，当由第一线中的中心第一线和第二线中的中心第二线限定的中心交点对应于坐标(0,0)时，第一交点位于第一虚拟线至第n+1虚拟线上，第n+1虚拟线具有多边形形状，在其中顶点对应于坐标(-(k-n),0)、(k-n,0)、(0,k-n)和(0,-(k-n))，其中k是自然数且n是在
0至k-1范围内的整数。由此，可以提高高速缓冲存储器单元1120的单元阵列的大小，并且可以改善高速缓冲存储器单元1120的性能特性。结果，可以改善处理器1100的性能特性。

[0117] 尽管在图10中示出了所有的主储存部1121、二级储存部1122和三级储存部1123都被配置在高速缓冲存储器单元1120内部，但是应当注意，高速缓冲存储器单元1120的所有的主储存部1121、二级储存部1122和三级储存部1123都可以被配置在核单元1110外部，并且可以补偿核单元1110和外部设备之间的数据处理速度的差异。同时，应当注意，高速缓冲存储器单元1120中的主储存部1121可以被设置在核单元1110的内部，而二级储存部1122和三级储存部1123可以被配置在核单元1110的外部，以增强补偿数据处理速度上的差异的功能。在另一个实施方式中，主储存部1121和二级储存部1122可以被设置在核单元1110的内部，而三级储存部1123可以被设置在核单元1110的外部。

[0118] 总线接口1130是连接核单元1110、高速缓冲存储器单元1120和外部设备并且允许数据被有效地传送的部件。

[0119] 根据本实施例的处理器1100可以包括多个核单元1110，并且多个核单元1110可以共享高速缓冲存储器单元1120。多个核单元1110和高速缓冲存储器单元1120可以直接连接或通过总线接口1130连接。可以采用与核单元1110的上述配置相同的方式来配置多个核单元1110。在处理器1100包括多个核单元1110的情况下，高速缓冲存储器单元1120的主储存部1121可以被配置在与多个核单元1110的数目相对应的每个核单元1110中，而二级储存部1122和三级储存部1123可以采用通过总线接口1130共享的方式被配置在多个核单元1110的外部。主储存部1121的处理速度可以大于二级储存部1122和三级储存部1123的处理速度。在另一个实施方式中，主储存部1121和二级储存部1122可以被配置在与多个核单元
1110的数目相对应的每个核单元1110中，而三级储存部1123可以采用通过总线接口1130共享的方式被配置在多个核单元1110的外部。

[0120] 根据本实施例的处理器1100还可以包括：储存数据的嵌入式存储器单元1140；通信模块单元1150，其可以采用有线或无线的方式将数据传送至外部设备和从外部设备接收数据；存储器控制单元1160，其驱动外部存储器件；以及媒体处理单元1170，其处理在处理器1100中处理的数据或从外部设备输入的数据，并且将处理的数据输出至外部接口器件等。此外，处理器1100可以包括多个各种模块和器件。在这种情况下，添加的多个模块可以通过总线接口1130与核单元1110和高速缓冲存储器单元1120交互数据以及彼此交换数据。

[0121] 嵌入式存储器单元1140不仅可以包括易失性存储器，也可以包括非易失性存储器。易失性存储器可以包括：DRAM(动态随机存取存储器)、移动DRAM、SRAM(静态随机存取存储器)、以及具有与上面提及的存储器类似功能的存储器等。非易失性存储器可以包括：ROM(只读存储器)、或非(NOR)快闪存储器、与非(NAND)快闪存储器、相变随机存取存储器(PRAM)、阻变随机存取存储器(RRAM)、自旋转移力矩随机存取存储器(STTRAM)、磁性随机存取存储器(MRAM)、以及具有类似功能的存储器。

[0122] 通信模块单元1150可以包括能够与有线网络连接的模块、能够与无线网络连接的模块、以及能够与有线网络和无线网络都连接的模块。有线网络模块可以包括：局域网(LAN)、通用串行总线(USB)、以太网、电力线通信(PLC)，诸如通过传输线发送和接收数据的各种设备等。无线网络模块可以包括：红外数据协会(IrDA)、码分多址(CDMA)、时分多址(TDMA)、频分多址(FDMA)、无线LAN、Zigbee、泛在传感器网络(USN)、蓝牙、射频识别(RFID)、长期演进(LTE)、近场通信(NFC)、无线宽带互联网(Wibro)、高速下行链路分组接入(HSDPA)、宽带CDMA(WCDMA)、超宽带(UWB)，诸如在没有传输线的情况下发送和接收数据的各种设备等。

[0123] 存储器控制单元1160管理和处理在处理器1100与根据不同通信标准操作的外部储存器件之间传送的数据。存储器控制单元1160可以包括各种存储器控制器，例如这样的器件：可以控制IDE(集成器件电子装置)、SATA(串行高级技术附件)、SCSI(小型计算机系统接口)、RAID(独立盘冗余阵列)、SSD(固态盘)、eSATA(外部SATA)、PCMCIA(个人计算机存储卡国际协会)、USB(通用串行总线)、安全数字(SD)卡、迷你安全数字(mSD)卡、微型安全数字(micro SD)卡、安全数字高容量(SDHC)卡、记忆棒卡、智能媒体(SM)卡、多媒体卡(MMC)、嵌入式MMC(eMMC)、紧凑闪存(CF)卡等。

[0124] 媒体处理单元1170可以处理在处理器1100中处理的数据，或者以图像、声音和其他形式从外部输入器件输入的数据，并且将数据输出至外部接口器件。媒体处理单元1170可以包括：图形处理单元(GPU)、数字信号处理器(DSP)、高清晰度音频设备(HD音频)、高清晰度多媒体接口(HDMI)控制器等。

[0125] 图11示出了实施基于所公开技术的存储电路的系统。

[0126] 参见图11，作为用于处理数据的装置的系统1200可以执行输入、处理、输出、通信、储存等，以对数据进行一系列操纵。系统1200可以包括：处理器1210、主存储器件1220、辅助存储器件1230、接口器件1240等。本实施例的系统1200可以是使用处理器来操作的各种电子系统，诸如计算机、服务器、PDA(个人数字助理)、便携式计算机、网络平板电脑、无线电话、移动电话、智能电话、数字音乐播放器、PMP(便携式多媒体播放器)、照相机、全球定位系统(GPS)、摄像机、语音记录器、远程信息处理系统、音频视频(AV)系统、智能电视等。

[0127] 处理器1210可以将输入的命令解码，并且处理针对储存在系统1200中的数据的操作、比较等，以及控制这些操作。处理器1210可以包括：微处理器单元(MPU)、中央处理单元(CPU)、单核/多核处理器、图形处理单元(GPU)、应用处理器(AP)、数字信号处理器(DSP)等。

[0128] 主存储器件1220是如下的储存器：可以在执行程序时暂时储存、调用和执行来自辅助存储器件1230的程序代码或数据，以及即使在电源被切断时也可以保存记忆的内容。主存储器件1220可以包括根据实施例的上述半导体器件中的一种或更多种。例如，主存储器件1220可以包括：在第一方向延伸的第一线；在与所述第一方向交叉的第二方向延伸的第二线；绝缘图案，其插设在第一线和第二线之间且位于第一线和第二线的交点中的第一交点处；以及可变电阻图案，其插设在第一线和第二线之间且位于第一线和第二线的交点中的第二交点处；其中，当由第一线中的中心第一线和第二线中的中心第二线限定的中心交点对应于坐标(0,0)时，第一交点位于第一虚拟线至第n+1虚拟线上，第n+1虚拟线具有多边形形状，在其中顶点对应于坐标(-(k-n),0)、(k-n,0)、(0,k-n)和(0,-(k-n))，其中k是自然数且n是在0至k-1范围内的整数。由此，可以提高主存储器件1220的单元阵列的大小，并且可以改善主存储器件1220的性能特性。结果，可以改善系统1200的性能特性。

[0129] 此外，主存储器件1220还可以包括当电源被切断时所有内容都被擦除的易失性存储器类型的静态随机存取存储器(SRAM)、动态随机存取存储器(DRAM)等。与此不同，主存储器件1220可以不包括根据实施例的半导体器件，但是可以包括当电源被切断时所有内容都被擦除的易失性存储器类型的静态随机存取存储器(SRAM)、动态随机存取存储器(DRAM)等。

[0130] 辅助存储器件1230是用于储存程序代码或数据的存储器件。虽然辅助存储器件1230的速度比主存储器件1220慢，但是辅助存储器件1230可以储存更大量的数据。辅助存储器件1230可以包括：在第一方向延伸的第一线；在与所述第一方向交叉的第二方向延伸的第二线；绝缘图案，其插设在第一线和第二线之间且位于第一线和第二线的交点中的第一交点处；以及可变电阻图案，其插设在第一线和第二线之间且位于第一线和第二线的交点中的第二交点处；其中，当由第一线中的中心第一线和第二线中的中心第二线限定的中心交点对应于坐标(0,0)时，第一交点位于第一虚拟至第n+1虚拟线上，第n+1虚拟线具有多边形形状，在其中顶点对应于坐标(-(k-n),0)、(k-n,0)、(0,k-n)和(0,-(k-n))，其中k是自然数且n是在0至k-1范围内的整数。由此，可以提高辅助存储器件1230的单元阵列的大小，并且可以改善辅助存储器件1230的性能特性。结果，可以改善系统1200的性能特性。

[0131] 此外，辅助存储器件1230还可以包括数据储存系统(见图10的附图标记1300)，诸如利用磁性的磁带、磁盘、利用光学的激光盘、利用磁性和光学这二者的磁光盘、固态盘(SSD)、USB存储器(通用串行总线存储器)、安全数字(SD)卡、迷你安全数字(mSD)卡、微型安全数字(micro SD)卡、安全数字高容量(SDHC)卡、记忆棒卡、智能媒体(SM)卡、多媒体卡(MMC)、嵌入式MMC(eMMC)，紧凑闪存(CF)卡等。与此不同，辅助存储器件1230可以不包括根据实施例的半导体器件，但是可以包括诸如下面内容之类的数据储存系统(见图10的附图标记1300)：利用磁性的磁带、磁盘、利用光学的激光盘、利用磁性和光学这二者的磁光盘、固态盘(SSD)、USB存储器(通用串行总线存储器)、安全数字(SD)卡、迷你安全数字(mSD)卡、微型安全数字(micro SD)卡、安全数字高容量(SDHC)卡、记忆棒卡、智能媒体(SM)卡、多媒体卡(MMC)、嵌入式MMC(eMMC)，紧凑闪存(CF)卡等。

[0132] 接口器件1240可以在本实施方式的系统1200和外部设备之间执行命令和数据的交换。接口器件1240可以是小键盘、键盘、鼠标、扬声器、麦克风、显示器、各种人机接口设备(HID)、通信设备等。通信设备可以包括能够与有线网络连接的模块、能够与无线网络连接的模块、以及能够与有线网络和无线网络都连接的模块。有线网络模块可以包括：局域网(LAN)、通用串行总线(USB)、以太网、电力线通信(PLC)，诸如通过传输线发送和接收数据的各种设备等。无线网络模块可以包括：红外数据协会(IrDA)、码分多址(CDMA)、时分多址(TDMA)、频分多址(FDMA)、无线LAN、Zigbee、泛在传感器网络(USN)、蓝牙、射频识别(RFID)、长期演进(LTE)、近场通信(NFC)、无线宽带因特网(Wibro)、高速下行链路分组接入(HSDPA)、宽带CDMA(WCDMA)、超宽带(UWB)，诸如在没有传输线的情况下发送和接收数据的各种设备等。

[0133] 图12图示了实施基于所公开技术的存储电路的数据储存系统。

[0134] 参见图12，数据储存系统1300可以包括：作为储存数据的部件的具有非易失特性的储存器件1310、控制储存器件1310的控制器1320、用于与外部设备连接的接口1330、以及用于暂时储存数据的暂时储存器件1340。数据储存系统1300可以是盘类型的，诸如硬盘驱动器(HDD)、压缩盘只读存储器(CDROM)、数字多功能盘(DVD)、固态盘(SSD)等；以及可以是卡类型的，诸如USB存储器(通用串行总线存储器)、安全数字(SD)卡、迷你安全数字(mSD)卡、微型安全数字(micro SD)卡、安全数字高容量(SDHC)卡、记忆棒卡、智能媒体(SM)卡、多媒体卡(MMC)、嵌入式MMC(eMMC)、紧凑闪存(CF)卡等。

[0135] 储存器件1310可以包括半永久性地储存数据的非易失性存储器。非易失性存储器可以包括：ROM(只读存储器)、或非(NOR)快闪存储器、与非(NAND)快闪存储器、相变随机存取存储器(PRAM)、阻变随机存取存储器(RRAM)、磁性随机存取存储器(MRAM)等。

[0136] 控制器1320可以控制储存器件1310和接口1330之间的数据交换。为此，控制器1320可以包括处理器1321，所述处理器1321用于执行处理通过接口1330从数据储存系统
1300的外部输入的命令等的操作。

[0137] 接口1330执行数据储存系统1300和外部设备之间的命令和数据的交换。在数据储存系统1300是卡类型的情况下，接口1330可以与用在诸如下列各项之类的设备中的接口兼容：USB存储器(通用串行总线存储器)、安全数字(SD)卡、迷你安全数字(mSD)卡、微型安全数字(micro SD)卡、安全数字高容量(SDHC)卡、记忆棒卡、智能媒体(SM)卡、多媒体卡(MMC)、嵌入式MMC(eMMC)、紧凑闪存(CF)卡等设备，或者与用在类似于上面提及设备的设备中的接口兼容。在数据储存系统1300是盘类型的情况下，接口1330可以与诸如下列各项之类的接口兼容：IDE(集成器件电子装置)、SATA(串行高级技术附件)、SCSI(小型计算机系统接口)、eSATA(外部SATA)、PCMCIA(个人计算机存储卡国际协会)、USB(通用串行总线)等，或者与类似于上面提及接口的接口兼容。接口1330可以与一个接口或者彼此具有不同类型的更多个接口兼容。

[0138] 暂时储存器件1340可以暂时储存数据，以便根据与外部设备、控制器和系统的接口的多样化和高性能在接口1330和储存器件1310之间高效地传输数据。用于暂时储存数据的暂时储存器件1340可以包括根据实施例的上述半导体器件中的一个或更多个。暂时储存器件1340可以包括：在第一方向延伸的第一线；在与第一方向交叉的第二方向延伸的第二线；绝缘图案，其插设在第一线和第二线之间且位于第一线和第二线的交点中的第一交点处；以及可变电阻图案，其插设在第一线和第二线之间且位于第一线和第二线的交点中的第二交点处；其中，当由第一线中的中心第一线和第二线中的中心第二线限定的中心交点对应于坐标(0,0)时，第一交点位于第一虚拟线至第n+1虚拟线上，第n+1虚拟线具有多边形形状，在其中顶点对应于坐标(-(k-n),0)、(k-n,0)、(0,k-n)和(0,-(k-n))，其中k是自然数且n是在0至k-1范围内的整数。由此，可以提高暂时储存器件1340的单元阵列的大小，并且可以改善暂时储存器件1340的性能特性。结果，可以改善数据储存系统1300的性能特性。

[0139] 图13图示了实施基于所公开技术的存储电路的存储系统。

[0140] 参见图13，存储系统1400可以包括：作为用于储存数据的部件的具有非易失特性的存储器1410、控制存储器1410的存储器控制器1420、用于与外部设备连接的接口1430等。存储系统1400可以是卡类型的，诸如固态盘(SSD)、USB存储器(通用串行总线存储器)、安全数字(SD)卡、迷你安全数字(mSD)卡、微型安全数字(micro SD)卡、安全数字高容量(SDHC)卡、记忆棒卡、智能媒体(SM)卡、多媒体卡(MMC)、嵌入式MMC(eMMC)、紧凑闪存(CF)卡等。

[0141] 用于储存数据的存储器1410可以包括根据实施方式的上述半导体器件中的一种或更多种。例如，存储器1410可以包括：在第一方向延伸的第一线；在与第一方向交叉的第二方向延伸的第二线；绝缘图案，其插设在第一线和第二线之间且位于第一线和第二线的交点中的第一交点处；以及可变电阻图案，其插设在第一线和第二线之间且位于第一线和第二线的交点中的第二交点处；其中，当由第一线中的中心第一线和第二线中的中心第二线限定的中心交点对应于坐标(0,0)时，第一交点位于第一虚拟线至第n+1虚拟线上，第n+1虚拟线具有多边形形状，在其中顶点对应于坐标(-(k-n),0)、(k-n,0)、(0,k-n)和(0,-(k-n))，其中k是自然数且n是在0至k-1范围内的整数。由此，可以提高暂时存储器1410的单元阵列的大小，并且可以改善存储器1410的性能特性。结果，可以改善存储系统1400的性能特性。

[0142] 此外，根据本实施方式的存储器1410还可以包括具有非易失性特性的ROM(只读存储器)、或非(NOR)快闪存储器、与非(NAND)快闪存储器、相变随机存取存储器(PRAM)、阻变随机存取存储器(RRAM)、磁性随机存取存储器(MRAM)等。

[0143] 存储器控制器1420可以控制存储器1410和接口1430之间的数据交换。为此，存储器控制器1420可以包括处理器1421，所述处理器1421用于执行处理通过接口1430从存储系统1400的外部输入的命令的操作。

[0144] 接口1430执行存储系统1400和外部设备之间的命令和数据的交换。接口1430可以与用在诸如下列各项之类的设备中的接口兼容：USB存储器(通用串行总线存储器)、安全数字(SD)卡、迷你安全数字(mSD)卡、微型安全数字(micro SD)卡、安全数字高容量(SDHC)卡、记忆棒卡、智能媒体(SM)卡、多媒体卡(MMC)、嵌入式MMC(eMMC)、紧凑闪存(CF)卡等，或者与用在类似于上面提及设备的设备中的接口兼容。接口1430可以与一个接口或彼此具有不同类型的更多个接口兼容。

[0145] 根据本实施方式的存储系统1400还可以包括缓冲存储器1440，用于根据与外部设备、存储器控制器和存储系统的接口的多样化和高性能在接口1430和存储器1410之间高效地传输数据。例如，用于临时储存数据的缓冲存储器1440可以包括根据实施方式的上述半导体器件中的一个或更多个。缓冲存储器1440可以包括：在第一方向延伸的第一线；在与第一方向交叉的第二方向延伸的第二线；绝缘图案，其插设在第一线和第二线之间且位于第一线和第二线的交点中的第一交点处；以及可变电阻图案，其插设在第一线和第二线之间且位于第一线和第二线的交点中的第二交点处；其中，当通过由第一线中的中心第一线和第二线中的中心第二线限定的中心交点对应于坐标(0,0)时，第一交点位于第一虚拟线至第n+1虚拟线上，第n+1虚拟线具有多边形形状，在其中顶点对应于坐标(-(k-n),0)、(k-n,0)、(0,k-n)和(0,-(k-n))，其中k是自然数且n是在0至k-1范围内的整数。由此，可以提高缓冲存储器1440的单元阵列的大小，并且可以改善缓冲存储器1440的性能特性。结果，可以改善存储系统1400的性能特性。

[0146] 此外，根据本实施例的缓冲存储器1440还可以包括具有易失性特性的SRAM(静态随机存取存储器)、DRAM(动态随机存取存储器)等，以及具有非易失性特性的相变随机存取存储器(PRAM)、阻变随机存取存储器(RRAM)、自旋转移力矩随机存取存储器(STTRAM)、磁性随机存取存储器(MRAM)等。与此不同，缓冲存储器1440可以不包括根据实施例的半导体器件，但是可以包括具有易失性特性的SRAM(静态随机存取存储器)、DRAM(动态随机存取存储器)等，或者具有非易失性特性的相变随机存取存储器(PRAM)、阻变随机存取存储器(RRAM)、自旋转移力矩随机存取存储器(STTRAM)、磁性随机存取存储器(MRAM)等。

[0147] 基于本文档公开的存储器件的图9至图13中的电子器件或系统的以上示例中的特征可以在各种设备、系统或应用中实施。一些示例包括：移动电话或其他便携式通信设备、平板电脑、笔记本或膝上型计算机、游戏机、智能电视机、电视机顶盒、多媒体服务器、具有或不具有无线通信功能的数码照相机、手表或其他具有无线通信能力的可佩戴设备。

[0148] 虽然本文档包括许多详情，但是这些详情不应被解释为限制发明的范围或要求保护的范围，而是作为对可以具体于特定发明的特定实施例的特征的描述。在本公开中单独实施例的上下文中，本公开描述的某些特征也可以在单个实施例中组合实施。相反，在单个实施例的上下文中描述的各种特征也可以在多个实施例中单独地实施或者以任何适合的子组合来实施。此外，尽管以上将特征描述为用于某些组合，甚至最初也这样声明要求保护的，但是来自于声明要求保护的组合的一个或更多个特征在某些情况下可以从该组合中去除，并且声明要求保护的组合可以针对子组合或子组合的变体。

[0149] 类似地，虽然附图中以特定次序描述了各操作，但是这不应当被理解为需要这样的操作以所示的特定次序或以顺序的次序来执行，或者执行所有的图示的操作以达到所描述的结果。此外，本专利文档中描述的实施例中的各种系统部件的分开不应被理解为在所有的实施例中需要这样的分开。

[0150] 仅描述了一些实施例和示例。基于本公开中所描述和所图示的内容，可以作出其他实施例、增强和变化。

[0151] 通过本发明的实施例可以看出，本发明提供了下面技术方案:

[0152] 1、一种包括半导体存储器单元的电子器件，所述半导体存储器单元包括：

[0153] 在第一方向延伸的第一线；

[0154] 在与所述第一方向交叉的第二方向延伸的第二线；

[0155] 绝缘图案，其插设在所述第一线和所述第二线之间且位于所述第一线和所述第二线的交点中的第一交点处；以及

[0156] 可变电阻图案，其插设在所述第一线和所述第二线之间且位于所述第一线和所述第二线的交点中的第二交点处；

[0157] 其中，当由所述第一线中的中心第一线和所述第二线中的中心第二线限定的中心交点对应于坐标(0,0)时，所述第一交点位于第一虚拟线至第n+1虚拟线上，所述第n+1虚拟线具有多边形形状，在所述多边形形状中顶点对应于坐标(-(k-n),0)、(k-n,0)、(0,k-n)和(0,-(k-n))，其中k是自然数且n是在0至k-1范围内的整数。

[0158] 2、根据技术方案1所述的电子器件，其中，所述可变电阻图案的横截面形状和平面形状分别与所述绝缘图案的横截面形状和平面形状基本相同。

[0159] 3、根据技术方案1所述的电子器件，其中，所述绝缘图案包括在所述可变电阻图案中包括的材料，并且还包括造成所述材料的可变电阻特性丧失的杂质。

[0160] 4、根据技术方案1所述的电子器件，其中，所述绝缘图案包括基本满足化学计量比的金属的第一氧化物，所述可变电阻图案包括与所述化学计量比相比较缺少氧的所述金属的第二氧化物。

[0161] 5、根据技术方案1所述的电子器件，其中，所述半导体存储器单元还包括：绝缘层，其填充在所述绝缘图案和所述可变电阻图案之间的空间中，以及

[0162] 所述绝缘图案和所述绝缘层包括相同的绝缘材料。

[0163] 6、根据技术方案1所述的电子器件，其中，所述第一线的数目是2k+1，所述第二线的数目是2k+1。

[0164] 7、根据技术方案6所述的电子器件，其中，所述可变电阻图案中的第一可变电阻图案用作虚设存储单元，并且所述第一可变电阻图案耦接到：与位于所述第一虚拟线至第n+1虚拟线的顶点处的绝缘图案耦接的第一线和第二线。

[0165] 8、根据技术方案1所述的电子器件，其中，所述第一线的数目是2k+2，并且所述第二线的数目是2k+2，以及

[0166] 其中，所述电子器件包括第一中心第一线和第二中心第一线以及第一中心第二线和第二中心第二线。

[0167] 9、根据技术方案8所述的电子器件，其中，当n等于或大于1时，所述可变电阻图案中的第一可变电阻图案用作虚设存储单元，并且所述第一可变电阻图案耦接到：与位于所述第一虚拟线至第n虚拟线的顶点处的绝缘图案耦接的第一线和第二线。

[0168] 10、一种包括半导体存储器单元的电子器件，所述半导体存储器单元包括：

[0169] 在第一方向延伸的第一线；

[0170] 在与所述第一方向交叉的第二方向延伸的第二线；

[0171] 绝缘图案，其插设在所述第一线和所述第二线之间且位于所述第一线和所述第二线的交点中的第一交点处；以及

[0172] 可变电阻图案，其插设在所述第一线和所述第二线之间且位于所述第一线和所述第二线的交点中的第二交点处；

[0173] 其中，所述绝缘图案中的第一绝缘图案的数目是n，并且所述第一绝缘图案耦接到与所述可变电阻图案中的选中可变电阻图案耦接的第一线和第二线，其中n是自然数且是恒定的。

[0174] 11、根据技术方案10所述的电子器件，其中，所述绝缘图案中的第二绝缘图案的数目与n不同，并且所述第二绝缘图案耦接到与所述可变电阻图案中的第一可变电阻图案耦接的第一线和第二线；以及；

[0175] 其中，所述第一可变电阻图案用作虚设存储单元。

[0176] 12、根据技术方案10所述的电子器件，其中，所述可变电阻图案的横截面形状和平面形状分别与所述绝缘图案的横截面形状和平面形状基本相同。

[0177] 13、根据技术方案10所述的电子器件，其中，所述绝缘图案包括在所述可变电阻图案中包括的材料，并且还包括造成所述材料的可变电阻特性丧失的杂质。

[0178] 14、根据技术方案10所述的电子器件，其中，所述绝缘图案包括基本满足化学计量比的金属的第一氧化物，并且所述可变电阻图案包括与所述化学计量比相比较缺少氧的所述金属的第二氧化物。

[0179] 15、根据技术方案10所述的电子器件，其中，所述半导体存储器单元还包括：绝缘层，其填充在所述绝缘图案和所述可变电阻图案之间的空间中，以及

[0180] 所述绝缘图案和所述绝缘层包括相同的绝缘材料。

[0181] 16、根据技术方案1所述的电子器件，还包括微处理器，所述微处理器包括：

[0182] 控制单元，其被配置成从所述微处理器的外部接收包括命令的信号，以及执行所述命令的提取、解码或者所述微处理器的信号的输入或输出控制；

[0183] 运算单元，其被配置成基于所述控制单元对所述命令进行解码的结果来执行操作；以及

[0184] 存储器单元，其被配置成储存用于执行所述操作的数据、与执行所述操作的结果相对应的数据或者用于执行所述操作的数据的地址；

[0185] 其中，所述半导体存储器单元是所述微处理器中的所述存储器单元的部件。

[0186] 17、根据技术方案1所述的电子器件，还包括处理器，所述处理器包括：

[0187] 核单元，其被配置成通过使用数据，基于从所述处理器外部输入的命令来执行与所述命令相对应的操作；

[0188] 高速缓冲存储器单元，其被配置成储存用于执行所述操作的数据、与执行所述操作的结果相对应的数据、或者用于执行所述操作的数据的地址；以及

[0189] 总线接口，其连接在所述核单元和所述高速缓冲存储器单元之间，并且被配置成在所述核单元和所述高速缓冲存储器单元之间传送数据，

[0190] 其中，所述半导体存储器单元是所述处理器中的所述高速缓冲存储器单元的部件。

[0191] 18、根据技术方案1所述的电子器件，还包括处理系统，所述处理系统包括：

[0192] 处理器，其被配置成对通过所述处理器接收的命令进行解码，并且基于对所述命令进行解码的结果来控制对信息的操作；

[0193] 辅助存储器件，其被配置成储存用于对所述命令进行解码的程序和所述信息；

[0194] 主存储器件，其被配置成调用和储存来自所述辅助存储器件的程序和所述信息，使得所述处理器在执行所述程序时可以利用所述程序和所述信息来执行操作；以及[0195] 接口器件，其被配置成在所述处理器、所述辅助存储器件和所述主存储器件中的至少一个与外部之间执行通信，

[0196] 其中，所述半导体存储器单元是所述处理系统中的所述辅助存储器件或所述主存储器件的部件。

[0197] 19、根据技术方案1所述的电子器件，还包括数据储存系统，所述数据储存系统包括：

[0198] 储存器件，其被配置成储存数据并保存储存的数据而与电源无关；

[0199] 控制器，其被配置成根据从外部输入的命令来控制数据输入至所述储存器件和从所述储存器件输出数据；

[0200] 暂时储存器件，其被配置成暂时地储存所述储存器件和外部之间交换的数据；以及

[0201] 接口，其被配置成在所述储存器件、所述控制器和所述暂时储存器件中的至少一个与外部之间执行通信；

[0202] 其中，所述半导体存储器单元是所述数据储存系统中的所述储存器件或所述暂时储存器件的部件。

[0203] 20、根据技术方案1所述的电子器件，还包括存储系统，所述存储系统包括：

[0204] 存储器，其被配置成储存数据并保存储存的数据而与电源无关；

[0205] 存储器控制器，其被配置成根据从外部输入的命令来控制数据输入至所述存储器和从所述存储器输出数据；

[0206] 缓冲存储器，其被配置成缓冲在所述存储器和外部之间交换的数据；以及[0207] 接口，其被配置成在所述存储器、所述存储器控制器和所述缓冲存储器中的至少一个与外部之间执行通信；

[0208] 其中，所述半导体存储器单元是所述存储系统中的所述存储器或所述缓冲存储器的部件。

[0209] 21、一种制造包括半导体存储器单元的电子器件的方法，所述方法包括：

[0210] 在衬底之上形成第一线；

[0211] 在所述第一线之上形成可变电阻图案，所述可变电阻图案位于所述第一线和与所述第一线交叉的第二线的交点处；

[0212] 利用所述可变电阻图案中的一些可变电阻图案来形成绝缘图案；以及[0213] 在所述可变电阻图案和所述绝缘图案之上形成所述第二线，

[0214] 其中，当由所述第一线中的中心第一线和所述第二线中的中心第二线限定的中心交点对应于坐标(0,0)时，所述绝缘图案位于第一虚拟线至第n+1虚拟线上，所述第n+1虚拟线具有多边形形状，在其中顶点对应于坐标(-(k-n),0)、(k-n,0)、(0,k-n)和(0,-(k-n))，其中k是自然数且n是在0至k-1范围内的整数。

[0215] 22、根据技术方案21所述的方法，其中形成所述绝缘图案包括：

[0216] 在包括所述可变电阻图案的所得结构之上形成掩膜图案，所述掩膜图案具有开口，所述开口暴露出要形成所述绝缘图案的区域；以及

[0217] 掺杂杂质，所述杂质造成被所述开口暴露的所述一些可变电阻图案的可变电阻特性丧失。

[0218] 23、根据技术方案22所述的方法，其中，所述开口在暴露出所有的所述第一虚拟线至所述第n+1虚拟线时具有与所述第一虚拟线至所述第n+1虚拟线中的每个的形状类似的形状。

[0219] 24、根据技术方案21所述的方法，其中，形成所述绝缘图案包括：

[0220] 在包括所述可变电阻图案的所得结构之上形成掩膜图案，所述掩膜图案具有暴露出要形成所述绝缘图案的区域的开口；

[0221] 去除被所述开口暴露的可变电阻图案以形成凹槽；以及

[0222] 用绝缘材料填充所述凹槽。

[0223] 25、根据技术方案24所述的方法，其中，所述开口在暴露出所有的所述第一虚拟线至所述第n+1虚拟线时具有与所述第一虚拟线至第n+1虚拟线中的每个的形状类似的形状。