具有U形沟道的FinFET晶体管

摘要

本发明公开了具有U形FinFET的半导体器件及其形成方法。半导体器件包括：衬底和位于衬底上方的鳍，其中，鳍在顶视图中具有U形并且具有第一臂部和第二臂部以及连接第一臂部和第二臂部的桥部。该半导体器件还包括位于衬底上方的第一栅极，第一栅极在第一臂部和第二臂部及桥部处与鳍接合。FinFET的源极区形成在第一臂部中，FinFET的漏极区形成在第二臂部中，并且FinFET的沟道区形成在源极区和漏极区之间的鳍中。本发明涉及具有U形沟道的FinFET晶体管。

权利要求

1.一种半导体器件，包括：

衬底；

鳍，位于所述衬底上方，其中，所述鳍在顶视图中具有U形并且具有第一臂部和第二臂部以及连接所述第一臂部和所述第二臂部的桥部；

第一栅极，位于所述衬底上方，所述第一栅极包括第一界面层和位于所述第一界面层上方的第一金属层，其中，所述第一栅极在所述第一臂部和所述第二臂部及所述桥部处与所述鳍接合，从而形成第一晶体管；

第二栅极，设置在所述衬底上方并且在所述第一臂部处与所述鳍接合，从而形成第二晶体管；

其中，所述第一晶体管的源极区形成在所述第一臂部中，所述第一晶体管的漏极区形成在所述第二臂部中，并且所述第一晶体管的沟道区形成在所述源极区和所述漏极区之间的所述鳍中，并且所述沟道区由之间形成有间隔的所述第一臂部的一部分、所述第二臂部的一部分和所述桥部限定，并且所述第一界面层和第一金属层完全填充所述间隔。

2.根据权利要求1所述的半导体器件，其中，所述桥部与所述第一臂部和所述第二臂部中的每个形成弯曲的交叉。

3.根据权利要求1所述的半导体器件，其中：

所述第一臂部和所述第二臂部定向为沿着第一方向并且彼此间隔开；

所述桥部定向为沿着第二方向，所述第二方向垂直于所述第一方向；以及所述第一栅极定向为沿着所述第二方向。

4.根据权利要求1所述的半导体器件，其中，所述第一栅极在所述鳍的顶面和侧壁处与所述鳍接合。

5.根据权利要求1所述的半导体器件，其中，所述第一晶体管和所述第二晶体管的导电类型相反。

6.根据权利要求1所述的半导体器件，其中，所述第一晶体管和所述第二晶体管共享所述源极区。

7.根据权利要求1所述的半导体器件，其中，

所述第二栅极进一步在所述第二臂部处与所述鳍接合，从而形成第三晶体管。

8.根据权利要求7所述的半导体器件，其中，所述第一晶体管和所述第二晶体管共享所述源极区，并且所述第一晶体管和所述第三晶体管共享所述漏极区。

9.一种静态随机存取存储器(SRAM)单元，包括：交叉耦合的第一反相器和第二反相器，用于数据存储，所述第一反相器包括第一上拉(PU)器件和第一下拉(PD)器件，所述第二反相器包括第二PU器件和第二PD器件；以及两个传输门(PG)器件，与第一反相器和第二反相器连接，其中，所述第一上拉器件还包括：

第一鳍，形成在衬底上方，其中，所述第一鳍具有第一臂部和第二臂部及第一桥部，所述第一臂部和所述第二臂部定向为沿着第一方向并且间隔开第一间距，所述第一桥部定向为沿着第二方向，所述第二方向垂直于所述第一方向，并且所述第一桥部连接所述第一臂部和所述第二臂部；

第一栅极，位于所述衬底上方，其中，所述第一栅极定向为沿着所述第二方向并且在所述第一臂部和所述第二臂部及所述第一桥部处与所述第一鳍接合，所述第一栅极包括第一界面层和位于所述第一界面层上方的第一金属层；

第二栅极，设置在所述衬底上方并且在所述第一臂部处与所述第一鳍接合；

第一漏极区，形成在所述第一臂部中；

第一源极区，形成在所述第二臂部中；和

第一沟道区，形成在所述第一源极区和所述第一漏极区之间的所述第一鳍中并且由之间形成有间隔的所述第一臂部的一部分、所述第二臂部的一部分和所述第一桥部限定，并且所述第一界面层和第一金属层完全填充所述间隔。

10.根据权利要求9所述的静态随机存取存储器单元，其中，所述第二PU器件还包括：第二鳍，形成在所述衬底上方，其中，所述第二鳍具有第三臂部和第四臂部及第二桥部，所述第三臂部和所述第四臂部定向为沿着所述第一方向并且间隔开所述第一间距，所述第二桥部定向为沿着所述第二方向，并且所述第二桥部连接所述第三臂部和所述第四臂部；

第三栅极，位于所述衬底上方，其中，所述第三栅极定向为沿着所述第二方向并且在所述第三臂部和所述第四臂部及所述第二桥部处与所述第二鳍接合；

第二漏极区，形成在所述第三臂部中；

第二源极区，形成在所述第四臂部中；和

第二沟道区，形成在所述第二源极区和所述第二漏极区之间的所述第二鳍中。

11.根据权利要求10所述的静态随机存取存储器单元，其中：所述第二臂部和所述第四臂部在所述第一方向上纵向对准，并且是共用结构的部分；

以及

所述第一臂部和所述第三臂部设置在所述共用结构的相对两侧上。

12.根据权利要求11所述的静态随机存取存储器单元，还包括第三PD器件和第四PD器件，其中：所述第三PD器件和所述第四PD器件中的每个形成为至少部分地具有所述共用结构的部分；

所述第三PD器件的源极、漏极和栅极端子电连接至所述第一下拉器件的相应的源极、漏极和栅极端子；以及所述第四PD器件的源极、漏极和栅极端子电连接至所述第二PD器件的相应的源极、漏极和栅极端子。

13.根据权利要求10所述的静态随机存取存储器单元，其中：所述第一上拉器件和所述第一下拉器件共享所述第一栅极；以及所述第二PU器件和所述第二PD器件共享所述第三栅极。

14.一种形成半导体器件的方法，包括：

在衬底上方形成芯轴图案；

在所述芯轴图案的侧壁上形成间隔件；

去除所述芯轴图案，从而在所述衬底上方形成具有所述间隔件的至少部分的第一图案；

将所述第一图案转印至所述衬底，从而在所述衬底上方形成鳍，其中，所述鳍在顶视图中具有U形并且具有第一臂部和第二臂部以及连接所述第一臂部和所述第二臂部的桥部；

以及

在所述衬底上方形成第一栅极，其中，所述第一栅极在所述第一臂部和所述第二臂部及所述桥部处与所述鳍接合，所述第一栅极包括第一界面层和位于所述第一界面层上方的第一金属层；

在所述衬底上方形成第二栅极，所述第二栅极在所述第一臂部处与所述鳍接合；

所述第一臂部的一部分、所述第二臂部的一部分和所述桥部之间限定有间隔，并且所述第一界面层和第一金属层完全填充所述间隔。

15.根据权利要求14所述的方法，其中，所述芯轴图案是线。

16.根据权利要求14所述的方法，其中，所述芯轴图案是沟槽。

17.根据权利要求14所述的方法，其中，所述第一图案的转印包括：将所述第一图案用作蚀刻掩模蚀刻所述衬底；以及之后去除所述第一图案。

18.根据权利要求14所述的方法，还包括：

在所述第一臂部和所述第二臂部中形成掺杂的S/D区。

19.根据权利要求18所述的方法，其中，所述掺杂的S/D区的形成使用p型掺杂剂。

说明书

具有U形沟道的FinFET晶体管

技术领域

[0001] 本发明涉及具有U形沟道的FinFET晶体管。

背景技术

[0002] 半导体集成电路(IC)产业已经经历了指数级发展。IC材料和设计中的技术进步已经产生了数代的IC，其中每代IC都具有比上一代IC更小和更复杂的电路。在IC发展过程中，功能密度(即，每一芯片面积上互连器件的数量)通常已经增加而几何尺寸(即，使用制造工艺可以制造的最小部件(或线))却已减小。通常这种按比例缩小工艺通过提高生产效率和降低相关成本而带来益处。这种按比例缩小也增大了加工和制造IC的复杂度。

[0003] 例如，尽管光刻曝光工具的限制，间隔件技术用于形成鳍式场效应晶体管(FinFET)器件的鳍以满足电路密度的增加的需求。在典型的间隔件技术中，通过光刻在衬底上方形成芯轴图案，并且通过沉积和蚀刻工艺在芯轴图案的侧壁上形成间隔件。然后，去除芯轴图案，在衬底上方留下间隔件。间隔件通常具有封闭的形状。在蚀刻衬底之前，典型的间隔件技术采用切割工艺以切除间隔件的部分，从而产生分离的间隔件图案。然后将分离的间隔件图案用作蚀刻掩模来蚀刻衬底，从而形成鳍。在蚀刻工艺期间去除对应于间隔件的切除部分的衬底的部分，浪费了宝贵的资源。

发明内容

[0004] 为了解决现有技术中存在的问题，根据本发明的一个方面，提供了一种半导体器件，包括：衬底；鳍，位于所述衬底上方，其中，所述鳍在顶视图中具有U形并且具有第一臂部和第二臂部以及连接所述第一臂部和所述第二臂部的桥部；第一栅极，位于所述衬底上方，其中，所述第一栅极在所述第一臂部和所述第二臂部及所述桥部处与所述鳍接合，从而形成第一晶体管；其中，所述第一晶体管的源极区形成在所述第一臂部中，所述第一晶体管的漏极区形成在所述第二臂部中，并且所述第一晶体管的沟道区形成在所述源极区和所述漏极区之间的所述鳍中。

[0005] 在上述半导体器件中，所述桥部与所述第一臂部和所述第二臂部中的每个形成弯曲的交叉。

[0006] 在上述半导体器件中，所述第一臂部和所述第二臂部定向为沿着第一方向并且彼此间隔开；所述桥部定向为沿着第二方向，所述第二方向垂直于所述第一方向；以及所述第一栅极定向为沿着所述第二方向。

[0007] 在上述半导体器件中，所述第一栅极在所述鳍的顶面和侧壁处与所述鳍接合。

[0008] 在上述半导体器件中，还包括：第二栅极，设置在所述衬底上方并且在所述第一臂部处与所述鳍接合，从而形成第二晶体管。

[0009] 在上述半导体器件中，所述第一晶体管和所述第二晶体管的导电类型相反。

[0010] 在上述半导体器件中，所述第一晶体管和所述第二晶体管共享所述源极区。

[0011] 在上述半导体器件中，还包括：第二栅极，设置在所述衬底上方并且在所述第一臂部和所述第二臂部处与所述鳍接合，从而形成相应的第二晶体管和第三晶体管。

[0012] 在上述半导体器件中，所述第一晶体管和所述第二晶体管共享所述源极区，并且所述第一晶体管和所述第三晶体管共享所述漏极区。

[0013] 根据本发明的另一方面，还提供了一种静态随机存取存储器(SRAM)单元，包括：交叉耦合的第一反相器和第二反相器，用于数据存储，所述第一反相器包括第一上拉(PU)器件和第一下拉(PD)器件，所述第二反相器包括第二PU器件和第二PD器件；以及两个传输门(PG)器件，与第一反相器和第二反相器连接，其中，所述第一PU器件还包括：第一鳍，形成在衬底上方，其中，所述第一鳍具有第一臂部和第二臂部及第一桥部，所述第一臂部和所述第二臂部定向为沿着第一方向并且间隔开第一间距，所述第一桥部定向为沿着第二方向，所述第二方向垂直于所述第一方向，并且所述第一桥部连接所述第一臂部和所述第二臂部；第一栅极，位于所述衬底上方，其中，所述第一栅极定向为沿着所述第二方向并且在所述第一臂部和所述第二臂部及所述第一桥部处与所述第一鳍接合；第一漏极区，形成在所述第一臂部中；第一源极区，形成在所述第二臂部中；和第一沟道区，形成在所述第一源极区和所述第一漏极区之间的所述第一鳍中。

[0014] 在上述SRAM单元中，所述第二PU器件还包括：第二鳍，形成在所述衬底上方，其中，所述第二鳍具有第三臂部和第四臂部及第二桥部，所述第三臂部和所述第四臂部定向为沿着所述第一方向并且间隔开所述第一间距，所述第二桥部定向为沿着所述第二方向，并且所述第二桥部连接所述第三臂部和所述第四臂部；第二栅极，位于所述衬底上方，其中，所述第二栅极定向为沿着所述第二方向并且在所述第三臂部和所述第四臂部及所述第二桥部处与所述第二鳍接合；第二漏极区，形成在所述第三臂部中；第二源极区，形成在所述第四臂部中；和第二沟道区，形成在所述第二源极区和所述第二漏极区之间的所述第二鳍中。

[0015] 在上述SRAM单元中，所述第二臂部和所述第四臂部在所述第一方向上纵向对准，并且是共用结构的部分；以及所述第一臂部和所述第三臂部设置在所述共用结构的相对两侧上。

[0016] 在上述SRAM单元中，还包括第三PD器件和第四PD器件，其中：所述第三PD器件和所述第四PD器件中的每个形成为至少部分地具有所述共用结构的部分；所述第三PD器件的源极、漏极和栅极端子电连接至所述第一PD器件的相应的源极、漏极和栅极端子；以及所述第四PD器件的源极、漏极和栅极端子电连接至所述第二PD器件的相应的源极、漏极和栅极端子。

[0017] 在上述SRAM单元中，所述第一PU器件和所述第一PD器件共享所述第一栅极；以及所述第二PU器件和所述第二PD器件共享所述第二栅极。

[0018] 根据本发明的另一方面，还提供了一种形成半导体器件的方法，包括：在衬底上方形成芯轴图案；在所述芯轴图案的侧壁上形成间隔件；去除所述芯轴图案，从而在所述衬底上方形成具有所述间隔件的至少部分的第一图案；将所述第一图案转印至所述衬底，从而在所述衬底上方形成鳍，其中，所述鳍在顶视图中具有U形并且具有第一臂部和第二臂部以及连接所述第一臂部和所述第二臂部的桥部；以及在所述衬底上方形成栅极，其中，所述栅极在所述第一臂部和所述第二臂部及所述桥部处与所述鳍接合。

[0019] 在上述方法中，所述芯轴图案是线。

[0020] 在上述方法中，所述芯轴图案是沟槽。

[0021] 在上述方法中，所述第一图案的转印包括：将所述第一图案用作蚀刻掩模蚀刻所述衬底；以及之后去除所述第一图案。

[0022] 在上述方法中，还包括：在所述第一臂部和所述第二臂部中形成掺杂的S/D区。

[0023] 在上述方法中，所述掺杂的S/D区的形成使用p型掺杂剂。

附图说明

[0024] 当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制并且仅用于说明的目的。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。

[0025] 图1是根据本发明的各个方面的半导体器件的部分的立体图。

[0026] 图2A至图4B示出了根据一些实施例的处于中间制造阶段的图1的半导体器件。

[0027] 图5A示出了根据一些实施例的在制造进一步的部件之后的图1的半导体器件。

[0028] 图5B至图5F是根据实施例的图5A的半导体器件的顶视图和截面图。

[0029] 图6示出了根据一些实施例的在制造进一步的部件之后的图5A的半导体器件的截面图。

[0030] 图7示出了图1的半导体器件的顶视图。

[0031] 图8A和图8B分别示出了根据本发明的各个方面构建的静态随机存取存储器(SRAM)器件的示意图和布局图。

[0032] 图9A和图9B示出了根据一些实施例的两个半导体器件的布局图。

[0033] 图10示出了根据本发明的各个方面的制造半导体器件的方法的流程图。

具体实施方式

[0034] 以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件形成为直接接触的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字母。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。

[0035] 而且，为便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等的空间相对术语，以便于描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，而在此使用的空间相对描述符可以同样地作相应的解释。

[0036] 本发明通常涉及半导体器件，和更具体地涉及在顶视图中具有U形沟道的FinFET器件。如上文论述的，在使用典型的间隔件技术的FinFET制造中可能会浪费衬底的一部分。因此，本发明的目的在于提供用于在FinFET制造期间增加衬底的利用率的方法。此外，本发明提供了在其源极和漏极区之间具有U形沟道区的新的FinFET器件。新的FinFET器件可用于增加电路密度，例如，在静态随机存取存储器(SRAM)设计中的电路密度。

[0037] 参考图1，其中示出的是根据本发明的各个方面构建的半导体器件100的一部分。器件100可以是在IC或其部分的加工期间制造的中间器件，其可以包括SRAM和/或其他逻辑电路；诸如电阻器、电容器、和电感器的无源部件；和诸如p型FET(PFET)、n型FET(NFET)、FinFET、金属氧化物半导体场效应晶体管(MOSFET)、互补金属氧化物半导体(CMOS)晶体管、双极晶体管、高压晶体管、高频晶体管、其他存储单元和它们的组合的有源部件。根据本发明的实施例将在下文中描述器件100及其制造方法。然而，本发明不限于器件100的特定配置。本发明的实施例可以包括不同类型的器件、不同数量的器件和/或不同配置的结构。

[0038] 继续参考图1，器件100包括衬底102、从衬底102向上突出的一个或多个鳍104、和位于衬底102上方的隔离结构106。

[0039] 在本实施例中，衬底102是硅衬底。可选地，衬底102可以包括其他元素半导体，诸如锗；化合物半导体，包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟、和/或锑化铟；合金半导体，包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP和/或GaInAsP；或它们的组合。在又一些可选方式中，衬底102是诸如掩埋介电层的绝缘体上半导体(SOI)。

[0040] 鳍104包括三部分，104a、104b、和104c，在器件100的顶视图中配置为U形。具体而言，部分104a和104b构成U形的两个臂部，并且部分104c构成连接两个臂部的U形的桥部。在下文中，鳍部分104a和104b也分别被称为臂部(或臂)104a和104b，而鳍部分104c也被称为桥部(或桥)104c。在实施例中，臂104a和104b为线性结构，并且定向为沿着第一方向(图1的“x”方向)并且彼此间隔开，和桥104c为线性结构，并且定向为沿着第二方向(图1的“y”方向)，第二方向垂直于第一方向。鳍104(包括部分104a、104b、和104c)适用于形成n型FET、p型FET或两者。

[0041] 隔离结构106可以由氧化硅、氮化硅、氮氧化硅、氟掺杂的硅酸盐玻璃(FSG)、低k介电材料、和/或其他合适的绝缘材料形成。隔离结构106可以是浅沟槽隔离(STI)部件。在实施例中，通过在衬底102中蚀刻沟槽(例如，作为鳍104形成工艺的一部分)来形成隔离结构106。然后，用隔离材料填充沟槽，随后进行化学机械抛光(CMP)工艺和蚀刻工艺以使隔离材料凹进为低于鳍104的顶面。诸如场氧化物、硅的局部氧化(LOCOS)、和/或其他适合的结构的其他隔离结构106也是可能的。隔离结构106可以包括多层结构，例如，具有一个或多个热氧化物衬垫层。

[0042] 图2A至图4B示出了根据一些实施例的在形成鳍104的各个制造阶段期间的器件100的简化的顶视图和截面图。参考图2A和2B，其中，图2B是沿着图2A的1-1线截取的图2A的截面图。使用可以包括沉积工艺、光刻工艺和蚀刻工艺的工艺在衬底102上方形成作为线的芯轴图案90。例如，沉积工艺可以在衬底102上方形成材料或组分的一层或多层，诸如无氮抗反射涂(NFARC)层和/或硬掩模层。在一个实例中，光刻工艺可以包括光刻胶涂布、软烘烤、曝光、曝光后烘烤、显影和硬烘烤。在实施例中，芯轴图案90是显影的光刻胶。在另一实施例中，通过使用显影的光刻胶作为蚀刻掩模来蚀刻硬掩模层而形成芯轴图案90。蚀刻工艺可以包括干(等离子体)蚀刻、湿蚀刻、和/或其他蚀刻方法。例如，干蚀刻工艺可以使用含氧气体、含氟气体(例如，CF4、SF6、CH2F2、CHF3和/或C2F6)、含氯气体(例如，Cl2、CHCl3、CCl4和/或BCl3)、含溴气体(例如，HBr和/或CHBR3)、含碘气体、其他合适的气体和/或等离子体、和/或它们的组合。如图2A所示，芯轴图案90沿着“y”方向具有尺寸“W1”。

[0043] 继续参照图2A和图2B，在已形成芯轴图案90之后，在芯轴图案90周围和在芯轴图案90的侧壁上方形成间隔件92。间隔件92包括与芯轴图案90不同的一种或多种材料。在一个实施例中，间隔件92可以包括介电材料，诸如氮化钛、氮化硅、或氧化钛。间隔件92可以通过各种工艺形成，包括沉积工艺和蚀刻工艺。例如，沉积工艺包括化学汽相沉积(CVD)工艺或物理汽相沉积(PVD)工艺。例如，蚀刻工艺包括各向异性蚀刻，诸如等离子体蚀刻。如图2A所示，间隔件92形成为具有宽度“W2”。间隔件92的水平(“x”方向)部分之间的间距“P1”基本上等于“W1和“W2”的总和。

[0044] 在可选实施例中，芯轴图案90形成为沟槽(未示出)而不是线，并且间隔件92形成在沟槽内侧并且位于沟槽的侧壁上方。

[0045] 参考图3A和3B，其中图3B是沿着图3A的2-2线截取的图3A的截面图。通过蚀刻工艺去除芯轴图案90(图2A和图2B)，该蚀刻工艺选择性地调整为在蚀刻工艺期间去除芯轴图案90而间隔件92基本上保持不变，从而将间隔件92留在衬底102上方作为蚀刻掩模以用于进一步工艺。

[0046] 参考图4A和4B，其中图4B是沿着图4A的3-3线截取的图4A的截面图。用间隔件92(图3A和图3B)作为蚀刻掩模蚀刻衬底102，并且之后去除间隔件902。这导致鳍104形成在衬底102上方并且具有图1中示出的三部分104a、104b、104c和未在图1中示出的第四部分104d。具体而言，水平(“x”方向)部分104a和104b对应于间隔件92的相应的水平部分，而垂直(“y”方向)部分104c和104d对应于间隔件92的相应的垂直部分。可以实施随后的氧化物沉积和凹进工艺以形成如上文中结合图1论述的隔离结构106。

[0047] 形成鳍104与隔离结构106的可选实施例是可能的。例如，在实施例中，隔离结构106形成为衬底102上方的氧化物层。图案化工艺(例如，结合图2A至图4B所论述的)用于蚀刻隔离结构106和在其中形成暴露衬底102的开口。实施外延生长工艺以从开口中生长出鳍
104，从而产生如图1中所示的器件100。

[0048] 图5A示出了在衬底102上方已形成两个栅极108a和108b之后的器件100的立体图。特别地，栅极108a在臂104a和104b处与鳍104接合，并且栅极108b在臂104a和104b以及桥
104c(图1)处与鳍104接合。在所示的实施例中，栅极108b在鳍104的顶面和侧壁(三侧)上方与鳍104接合。因此，桥部104c变得完全掩埋在栅极108b下方。在另一实施例中，栅极108a和
108b仅在鳍104的侧壁(两侧)上与鳍104接合。因此，桥104c的顶面未掩埋在栅极108b下方。
栅极108a和108b的其他实施例是可能的，诸如全环栅(GAA)类型。

[0049] 图5B示出了包括栅极108b、臂104a和104b的部分以及桥104c的器件100的一部分的简化顶视图，桥104c位于栅极108b下面(因此，以虚线示出)。在如图所示的实施例中，桥104c连接臂104a和104b并且与臂104a和104b具有约90度的交叉角(见4a)。可选地，桥104c可以通过另一鳍部(见4b)或者以弯曲交叉的方式(见4c)连接臂104a和104b。这样的交叉(见4b和4c)可以提供增强的可制造性和增强的电路性能的益处。在实施例中，可以至少部分地通过光学邻近修正(OPC)对芯轴图案90(图2A)或通过诸如优化的蚀刻或修整工艺的其他方法制造这样的交叉。如图5B所示，鳍104具有宽度“W3”，并且臂104a和104b在“y”方向上间隔开间距“P2”。考虑到图案转印中的变化，尺寸“W3”和“P2”基本上等于图2A的相应尺寸“W1”和“P1”。此外，在示出的实施例中，栅极108b是线性结构，并且被定向为沿着“y”方向。
栅极108b在“x”和“y”方向上均延伸超出桥104c，并且与臂104a和104b的一部分重叠。

[0050] 图5C、图5D、图5E、图5F分别是沿着图5B的5-5线、6-6线、7-7线、8-8线截取的器件100的截面图。共同参考图5C至图5F，栅极108b是多层结构。虽然没有示出，栅极108a在实施例中具有类似的多层结构。在所示的实施例中，栅极108b包括界面层110和位于界面层110上方的多晶硅(或多晶硅)层112。在一些实施例中，栅极108b可以进一步包括设置在界面层
110和多晶硅层112之间的栅极介电层和金属栅极层。在一些实施例中，栅极108b包括代替多晶硅层112的一个或多个金属层。在各个实施例中，界面层110包括介电材料，诸如氧化硅(SiO2)或氮氧化硅(SiON)，并且可以通过化学氧化、热氧化、原子层沉积(ALD)、化学汽相沉积(CVD)、和/或其他合适的方法形成。多晶硅层112可以通过诸如低压化学汽相淀积(LPCVD)和等离子增强CVD(PECVD)的合适的沉积工艺形成。栅极介电层可以使用高k介电材料，诸如氧化铪(HfO2)、Al2O3、镧系元素氧化物、TiO2、HfZrO、Ta2O3、HfSiO4、ZrO2、ZrSiO2、它们的组合或其他合适的材料；并且可以通过ALD和/或其他合适的方法形成。金属栅极层可以包括p型功函金属或n型功函金属，并且可以通过CVD、PVD、和/或其他合适的工艺沉积。示例性p型功函金属包括TiN、TaN、Ru、Mo、Al、WN、ZrSi2、MoSi2、TaSi2、NiSi2、WN、其他合适的p型功函材料或它们的组合。示例性n型功函金属包括Ti、Ag、TaAl、TaAlC、TiAlN、TaC、TaCN、TaSiN、Mn、Zr、其他合适的n型功函材料或它们的组合。一个或多个金属层可以使用铝(Al)、钨(W)、铜(Cu)、钴(Co)、和/或其他合适的材料；并且可以通过CVD、PVD、镀和/或其他合适的工艺形成。

[0051] 图6示出了在进一步制造工艺之后的沿着图5B的8-8线截取的器件100的截面图。特别地，栅极间隔件114形成在栅极108b的侧壁上方并且掺杂的源极/漏极(或S/D)区116形成在邻近栅极108b的臂104a(未示出)和104b中。虽然没有示出，在实施例中，类似的部件(栅极间隔件和S/D区)也形成在栅极108a(图5A)上和/或邻近栅极108a形成。

[0052] 栅极间隔件114可以包括诸如氮化硅、氧化硅、氮氧化硅的材料和/或其他合适的电介质。栅极间隔件114可以使用合适的沉积和蚀刻技术形成并且可以包括单层或任意多层。例如，栅极间隔件114可以包括密封栅极间隔件和设置在密封栅极间隔件上的伪栅极间隔件。密封栅极间隔件由氮化硅形成并且保护栅极结构108b的大约垂直侧以免受例如金属扩散或与凸起的源极/漏极(未示出)的意外短路的影响。伪栅极间隔件可以是多层结构，每个多层结构由氧化硅、氮化硅、氮氧化硅、其他介电材料或它们的组合组成。在一些情况下，伪栅极间隔件可用于当掺杂S/D区116时的偏移和自对准的目的。

[0053] 在邻近栅极108b的臂104a和104b中形成S/D区116。在实施例中，S/D区116掺杂有p型掺杂剂以形成P型FinFET。在另一实施例中，S/D区116掺杂有n型掺杂剂以形成n型FinFET。S/D区116可以包括光晕(halo)注入或轻掺杂漏极(LDD)注入、源极/漏极注入、源极/漏极活化和/或其他合适的工艺。在一些实施例中，S/D区116可以包括凸起的源极/漏极区、应变区、外延生长区、和/或其他适合的技术。在进一步的实施例中，源极/漏极活化工艺可以包括快速热退火(RTA)。在实施例中，S/D区116包括硅化。硅化物的形成工艺如下：沉积金属层，退火金属层从而使得金属层能够与硅反应以形成硅化物，和然后去除未反应的金属层。

[0054] 实施进一步操作以完成器件100的制造。例如，可以在衬底102上方形成层间介电(ILD)层，从而覆盖栅极间隔件114、栅极108a和108b、S/D区116、鳍104、以及隔离结构106。在实施例中，通过可流动CVD(FCVD)工艺形成ILD层。在一个实例中，FCVD工艺包括在衬底
102上沉积可流动材料(诸如液体化合物)以填充沟槽并且通过诸如退火的合适的技术将可流动材料转化为固体材料。例如，可以实施替代栅极工艺(或后栅极工艺)以用金属层代替栅极108a/108b的多晶硅层112。例如，可以形成通孔和接触件以将S/D区116和栅极108a/
108b电连接至器件100的其他部分以形成IC。

[0055] 参考图7，其中示出了通过以上工艺形成的三个晶体管118、120和122。晶体管118包括在邻近栅极108b的臂104a和104b中形成的S/D区116、以及在S/D区116之间的鳍104中形成的沟道区124(如图7中的阴影区所示)。沟道区124包括桥104c，以及任选地，包括臂104a和104b的部分。S/D区116和栅极108b构成晶体管118的源极(S)、漏极(D)、和栅极(G)端子，晶体管118是具有U形沟道区的FinFET晶体管(也称为U形FinFET)。晶体管120和122由分别与臂104a和104b接合的栅极108a形成，并且每个晶体管包括位于相应的S/D区之间的相应的沟道126和128。沟道126和128不具有类似于沟道124的U形。在实施例中，晶体管118和
120共享S/D区116(例如，在图7中的它们的D端子)。类似地，在实施例中，晶体管118和122共享S/D区116(例如，在图7中的它们的S端子)。在各个实施例中，晶体管118和120(或122)可以是相同的导电类型(例如，两者都是n型或p型)或相反导电类型(例如，一个是n型而另一个是p型)。

[0056] 根据本发明构建的U形FinFET 118的一个益处在于：其利用了否则将被浪费的衬底102的区域。例如，在典型的间隔件工艺中，使用切割工艺去除对应于桥104c的间隔件92的部分(图3A)。随后，使用这样的间隔件形成的鳍将不具有桥104c。相反，U形FinFET 118使得衬底102的更高的利用率成为可能，并且可以用于制造更紧凑的IC设计。在图8B和图10B中示出了U形FinFET器件的一些非限制性应用，下文中论述一些应用。

[0057] 图8A示出了SRAM单元200的示意图。SRAM单元200包括交叉耦合的两个反相器202和204以用于数据存储。反相器202和204中的每个均包括上拉(PU)器件和下拉(PD)器件。具体而言，反相器202包括PU器件206和PD器件208，而反相器204包括PU器件210和PD器件212。SRAM单元200还包括与反相器202和204连接以用于访问数据存储的两个传输门(PG)器件
214和216。具体而言，PG器件214通过节点218与反相器202和204连接，而PG器件216通过节点220与反相器202和204连接。在各个实施例中，每个PU和PD器件可以包括相同类型(p或n型)的一个或多个晶体管以增大SRAM单元200的性能，诸如更快的开关速度。

[0058] 图8B示出了根据本发明的各个方面的SRAM单元200的一些层的布局图。具体而言，图8A的设计中的PD器件208由图8B的布局中的两个PD器件208a和208b构成。PD器件208a的源极、漏极和栅极端子电连接至PD器件208b的相应的源极、漏极和栅极端子以增大NMOS晶体管中的电流，这导致SRAM单元从存储状态“1”到存储状态“0”的更快的过渡。类似地，图8A的设计中的PD器件212由图8B的布局中的两个PD器件212a和212b构成，其中，PD器件212a的源极、漏极和栅极端子电连接至PD器件212b的相应的源极、漏极和栅极端子。

[0059] 仍参考图8B，PU器件206和210是由根据本发明的各个方面构建的U形FinFET器件构成的。PU器件206包括在衬底(未示出)上方形成的鳍(图例中的“OD”)，其中，鳍具有第一和第二臂部和桥部。第一和第二臂部定向为沿着“x”方向并且间隔开鳍间距“P3”，桥部定向为沿着“y”方向，“y”方向垂直于“x”方向，并且桥部连接第一和第二臂部。PU器件206还包括位于衬底上方的栅极(图例中的“PO”)，其中，栅极定向为沿着“y”方向并且在第一和第二臂部以及桥部与鳍接合。PU器件206还包括形成在第一臂部中的连接至节点Vdd的漏极区和形成在第二臂部中的连接至节点218的源极区。PU器件206的沟道区形成在PU器件206的源极和漏极区之间的鳍中。

[0060] 同样地构造PU器件210。具体而言，PU器件210包括在衬底(未示出)上方形成的鳍(图例中的“OD”)，其中，鳍具有第一和第二臂部和桥部。第一和第二臂部定向为沿着“x”方向并且间隔开间距“P3”，桥部定向为沿着“y”方向，并且桥部连接PU器件210的第一和第二臂部。PU器件210还包括位于衬底上方的栅极(图例中的“PO”)，其中，栅极定向为沿着“y”方向并且在第一和第二臂部以及桥部处与鳍接合。PU器件210还包括形成在第一臂部中的连接至节点Vdd的漏极区和形成在第二臂部中的连接至节点220的源极区。PU器件210的沟道区形成在PU器件210的源极和漏极区之间的鳍中。

[0061] 此外，PU器件206和210的第二臂部在“x”方向上纵向对准，并且是共用鳍结构的一部分。PU器件206和210的第一臂部设置在共用鳍结构的相对侧上。PD器件208b和212b形成为至少部分地具有共用鳍结构的一部分，并且PD器件208b和212b设置在两个PU器件206和210之间。此外，PU器件206和PD器件208a共享栅极结构。各个PU和PD器件的栅极结构在“y”方向上间隔开栅极间距“P4”。

[0062] 就衬底用途而言，SRAM单元200在“x”方向上占用三(3)个鳍并且在“y”方向上占用四(4)个栅极。因此，每个SRAM位使用十二(12)个单元。在实施例中，鳍间距“P3”是60纳米(nm)，而栅极间距“P4”为90nm。更进一步的实施例中，SRAM单元200占用0.0648平方微米(μm2)每位。这与制造为不具有U形FinFET的SRAM单元相比较而言更小。

[0063] 根据本发明构建的U形FinFET的另一个益处在于其减少了IC的(金属)互连件。图9A和图9B示出这样的实例。如图9A和图9B所示，器件402和器件404均包括形成在两个鳍上方并且以级联方式连接的七(7)个晶体管。器件402不包括U形FinFET并且将两个晶体管的源极端子与局部互连件406连接。器件404包括U形FinFET 408，避免了对局部互连件406的需要。此外，器件404比器件402(2个鳍间距和5个栅极间距)占用更小的衬底面积(2个鳍间距和4个栅极间距)。器件404中的更小的面积和更少的局部互连件均归因于U形FinFET 408的使用。

[0064] 参考图10，其中示出了根据本发明的各方面的形成半导体器件的方法500。方法500是实例并且不旨在限制本发明超出权利要求中明确列举的。可以在方法500之前、期间和之后提供额外的操作，并对于方法的额外的实施例，可以替代、消除或重排描述的一些操作。下面结合上文论述的图1至图6论述方法500。

[0065] 在操作502中，方法500为提供衬底102(图2A和图2B)。衬底102可以是硅衬底，并且可以包括一个或多个材料层，如以上所讨论的。在操作504中，方法500在衬底102上方形成芯轴图案90(图2A和图2B)。在一个实施例中，芯轴图案90可以为线图案或在另一实施例中芯轴图案90可以为沟槽图案。在操作506中，方法500在芯轴图案90的侧壁上形成间隔件92(图2A和图2B)。在操作508中，方法500去除芯轴图案90并将间隔件902留在衬底102上方(图3A和图3B)。在操作510中，方法500将间隔件902用作蚀刻掩模来蚀刻衬底102，从而在衬底
102上方生成U形鳍104(图4A和图4B)。随后，方法500可以在衬底102上方并且在鳍104周围形成隔离结构106(图1)。在操作512中，方法500在鳍104上方形成栅极结构，诸如栅极108a和108b(图5A)。至少一个栅极结构与U形鳍104接合并且形成它的U形FinFET器件。方法500可以包括额外的操作，诸如形成栅极间隔件，形成掺杂的S/D区，形成ILD层，形成通孔和接触件，形成金属互连件。

[0066] 虽然不旨在限制，本发明的一个或多个实施例为半导体器件及其形成提供许多益处。例如，U形FinFET器件使得能够更大程度地利用衬底，有助于密集的SRAM设计，并且减少了级联晶体管设计中的互连件。对于另一个实例，U形FinFET工艺流程减少了半导体制造中的工艺数量，诸如切割工艺。因此，它增加了半导体制造的生产率。

[0067] 在一个示例性方面中，本发明涉及一种半导体器件。半导体器件包括：衬底和位于衬底上方的鳍，其中，鳍在顶视图中具有U形并且具有第一臂部和第二臂部以及连接第一臂部和第二臂部的桥部。该半导体器件还包括位于衬底上方的第一栅极，其中第一栅极在第一臂部和第二臂部及桥部处与鳍接合，从而形成第一晶体管。第一晶体管的源极区形成在第一臂部中，第一晶体管的漏极区形成在第二臂部中，并且第一晶体管的沟道区形成在源极区和漏极区之间的鳍中。

[0068] 在另一个示例性方面中，本发明涉及一种静态随机存取存储器(SRAM)单元。SRAM单元包括：交叉耦合的第一反相器和第二反相器以用于数据存储，第一反相器包括第一上拉(PU)器件和第一下拉(PD)器件。第二反相器包括第二PU器件和第二PD电器件。SRAM单元还包括与第一反相器和第二反相器连接的两个传输门(PG)器件。第一PU器件包括形成在衬底上方的第一鳍。第一鳍具有第一臂部和第二臂部及第一桥部。第一臂部和第二臂部定向为沿着第一方向并且间隔开第一间距。第一桥部定向为沿着第二方向，第二方向垂直于第一方向。第一桥部连接第一臂部和第二臂部。第一PU器件还包括位于衬底上方的第一栅极，其中，第一栅极定向为沿着第二方向并且在第一臂部和第二臂部及第一桥部处与第一鳍接合。第一PU器件还包括形成在第一臂部中的第一漏极区；形成在第二臂部中的第一源极区；和形成在第一漏极区和第一漏极区之间的第一鳍中的第一沟道区。

[0069] 在另一个示例性方面中，本发明涉及一种形成半导体器件的方法。该方法包括在衬底上方形成芯轴图案；和在芯轴图案的侧壁上形成间隔件。该方法还包括去除芯轴图案，从而在衬底上方形成具有间隔件的至少部分的第一图案。该方法还包括将第一图案转印至衬底，从而在衬底上方形成鳍，其中，鳍在顶视图中具有U形，并且具有第一臂部和第二臂部以及连接第一臂部和第二臂部的桥部。该方法还包括在衬底上方形成栅极，其中，栅极在第一臂部和第二臂部及桥部处与鳍接合。

[0070] 上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的方面。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实现与在此所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，在此他们可以做出多种变化、替换以及改变。