本发明的各个实施例涉及:致使对集成电路的逆向工程更加困难的集成电路制造方法、以及对应的集成电路。种集成电路,其包括具有形成在其上的多个功能块的衬底。至少两个相同的功能块分别设置在集成电路上的两个或更多个不同位置处。提供了在功能块的内部和/或邻近区域中的电无源伪模块,其中至少两个不同的电无源伪模块被包括在该至少两个相同的功能块的内部和/或邻近区域中。
在所述集成电路的衬底之中和/或之上形成功能块，所述功能块包括：至少两个相同的功能块，分别设置在所述集成电路上的两个或更多个不同的位置处；以及在所述至少两个相同的功能块的内部和/或邻近区域中，分别形成电无源伪模块；以及在所述至少两个相同的功能块的内部和/或邻近区域中，分别形成至少两个不同的电无源伪模块。
其中所述至少两个相同的功能块中的每一个都包括：在所述衬底内的由绝缘区域定界的有源区域，并且其中形成所述电无源伪模块包括：在为对应的所述有源区域定界的所述绝缘区域中，形成伪有源区域。
其中所述至少两个相同的功能块中的每一个都在其相应的邻近区域中包括伪有源区域，两个所述伪有源区域具有不同的几何形状。
其中所述两个相同的功能块中的每一个都包括：在所述衬底中的由绝缘区域定界的有源区域，并且其中形成电无源伪模块包括：形成至少一个伪多晶硅区域，所述至少一个伪多晶硅区域至少部分地在为对应的所述有源区域定界的所述绝缘区域之上。
其中所述至少两个相同的功能块中的每一个都在其相应的邻近区域中包括至少一个伪多晶硅区域，两个所述伪多晶硅区域具有不同的几何形状。
其中形成电无源伪模块包括：形成至少一个伪多晶硅区域，所述至少一个伪多晶硅区域至少部分地在为对应的所述有源区域定界的所述绝缘区域之上，并且其中所述至少一个伪多晶硅区域至少部分在对应的所述伪有源区域之上延伸。
其中形成电无源伪模块包括：在所述伪有源区域之上和/或在所述伪多晶硅区域之上，形成至少一个导电伪接触。
其中在所述集成电路的功能块的布局之后，自动地执行电无源伪模块的限定和布局。
其中在生成至少一个光刻掩膜期间，考虑到预设规则集，而自动地执行电无源伪模块的限定和布局。
其中在生成用于限定所述集成电路的所述有源区域的掩膜期间，执行每个伪有源区域的限定。
其中在生成被称为“多晶硅掩膜”的掩膜期间，执行每个多晶硅区域的限定。
其中在生成被称为“接触掩膜”的掩膜期间，执行每个导电伪接触的限定。
其中所述预设规则集包含用于所用技术的设计规则，所述设计规则至少部分被放宽。
其中所述集成电路的多个面积区域被限定为分别包含相同的功能块，并且将不同的预设规则集分配给所述多个面积区域；并且其中考虑到分配给所述面积区域的所述规则集，而执行在所述多个面积区域中的每一个面积区域内的所述伪模块的限定和布局。
其中所述功能块包括标准单元，并且在这些标准单元的邻近区域中形成与这些标准单元相关联的伪模块。
16.根据权利要求1所述的方法，进一步包括：将至少一个标线片用于使覆盖一组集成电路的光致抗蚀剂曝光；
对用于在所述一组集成电路内获得伪模块的规则的所述至少一个标线片进行修改，以便在所述一组集成电路内获得具有不同的类型的伪模块的集成电路；以及使晶片逐步地位移，以便借由所述至少一个标线片而逐步地处理所有组的集成电路。
在所述衬底上的多个功能块，所述功能块包括：至少两个相同的功能块，分别设置在所述集成电路上的两个或更多个不同的位置处；
电无源伪模块，位于所述功能块的内部和/或邻近区域中；
其中至少两个不同的电无源伪模块位于所述至少两个相同的功能块的内部和/或相应的邻近区域中。
其中所述至少两个相同的功能块中的每一个都包括在所述衬底内的由绝缘区域定界的有源区域，并且所述电无源伪模块包括位于为对应的所述有源区域定界的所述绝缘区域中的伪有源区域。
其中所述至少两个相同的功能块中的每一个都在它们相应的邻近区域中包括伪有源区域，两个所述伪有源区域具有不同的几何形状。
其中所述两个相同的功能块中的每一个都包括：在所述衬底内的由绝缘区域定界的有源区域，并且其中所述电无源伪模块包括至少一个伪多晶硅区域，所述至少一个伪多晶硅区域至少部分位于为对应的所述有源区域定界的所述绝缘区域之上。
其中所述至少两个相同的功能块中的每一个都在它们相应的邻近区域中包括至少一个伪多晶硅区域，两个所述伪多晶硅区域具有不同的几何形状。
其中所述电无源伪模块包括至少一个伪多晶硅区域，所述至少一个伪多晶硅区域至少部分位于为对应的所述有源区域定界的所述绝缘区域之上，并且其中所述至少一个伪多晶硅区域至少部分在对应的所述伪有源区域之上延伸。
其中所述电无源伪模块包括位于所述伪有源区域之上和/或位于所述伪多晶硅区域之上的至少一个导电伪接触。
其中所述集成电路包括：分别包含相同的功能块的多个面积区域，并且其中每个面积区域，与每个相同的功能块相关联的一个或多个所述伪模块相同；但是面积区域之间，与每个相同的功能块相关联的一个或多个所述伪模块不同。
其中面积区域之间，与每个相同的功能块相关联的一个或多个所述伪模块类型不同。
其中所述功能块包括标准单元，并且与这些标准单元相关联的所述伪模块位于这些标准单元的邻近区域中。
27.根据权利要求17所述的集成电路，被制造在晶片上，所述晶片包括：相同的多组集成电路，每组包括具有由于伪模块而不同的配置的至少两个集成电路。
致使对集成电路的逆向工程更加困难的集成电路制造方法、
以及对应的集成电路
[0001] 优先权要求
[0002] 本申请要求于2014年8月29日提交的法国专利申请第1458099号的优先权，其公开内容以引用的方式并入本文。
技术领域
[0003] 本发明涉及集成电路，并且更加具体地，涉及集成电路的制造，该制造的目的在于使得该集成电路的逆向工程更加困难。
背景技术
[0004] 集成电路的逆向工程主要在于：对集成电路进行分析，以便确定其内部结构及其操作，以便例如进行拷贝和复制。
[0005] 逆向工程过程中的一个关键步骤是：通过图案匹配技术，识别标准单元、以及识别各个部件，以便确定互连结构和部件的列表(或者，‘网表’)，并且也可能重构集成电路的分层体系。
[0006] 更具体而言，一旦识别出了单元或部件，那么就可以通过使用图案匹配技术而寻找到在集成电路内的该单元或者该部件的所有相同实例。
[0007] 试图阻止这种搜索的当前的解决方案基于这种图案匹配技术的容错。更具体而言，这些解决方案基于为具有不同功能的单元提供非常相似的版图(layout)的特定单元设计。
[0008] 然而，这种解决方案要求采用常规的CMOS结构来实施输入和输出级，因此，禁止采用特殊的非CMOS部件来配备输出级，例如，以便随着时间推移而进行正确的特征化，或者以便获得用于输入级的高输入电容。
发明内容
[0009] 根据一个实施例及其实施方法，要旨是在逆向工程期间使图案识别步骤尽可能地复杂化，而同时不限于用于任何输入或者输出级的常规CMOS架构。
[0010] 按照对集成电路设计者而言是自动的并且明显的方式来修改集成电路的拓扑结构，也是有利的。
[0011] 根据一个方面，提供了一种用于制造集成电路的方法，其包括：在集成电路的衬底之中和/或之上形成多个功能块，这些功能块包括分别设置在集成电路上的两个或更多个不同位置处的至少两个相同的功能块。
[0012] 该方法此外包括：在功能块的内部和/或邻近区域中分别形成电无源的伪(dummy)模块，并且在该至少两个相同的功能块的内部和/或邻近区域中，分别形成至少两个不同的电无源伪模块。
[0013] 功能块包括：例如，标准单元(例如，反相器、逻辑门等)和/或多组标准单元或者具体装置诸如，例如，设计在CMOS反相器周围的环形振荡器。
[0014] 当功能块是标准单元时，伪模块有利地形成在这些标准单元的邻近区域中。由此，不修改标准单元的拓扑结构。
[0015] 当功能块是多组伪单元、或者具体装置诸如环形振荡器时，一个或多个伪模块可以形成在这些组或者该装置的内部和/或邻近区域中。
[0016] 事实上，伪模块将形成在功能块的主要部分甚或整体的内部和/或邻近区域中，这取决于可用的空间。
[0017] 与现有技术的解决方案相对照，设置在不同位置处的两个相同的功能块，尤其是两个相同的标准单元，保持了相同的功能拓扑结构，但是具有不同的电无源伪环境。这致使通过上面提及的匹配技术进行的图案识别更加复杂，同时特别是不要求对现有标准单元的库的拓扑结构进行任何修改。
[0018] 此外，在考虑到预设的规则集(set of rules)而生成至少一个光刻掩膜期间，按照例如对集成电路设计者而言是明显的方式，在布局 (placement)多个功能块之后，有利地自动地进行伪模块的布局。
[0019] 由此，按照对集成电路设计者而言是明显的方式，进行伪模块的这些限定和布局，无论这些伪模块是设置在标准单元的邻近区域中、还是设置在形成具体装置的一组标准单元的内部。
[0020] 一个或多个伪模块可以形成为具有多个层级(衬底级、多晶硅级、接触级等)、并且/或者可以采用多种形式(伪有源区域、伪多晶硅区域、在伪有源区域上和/或在伪多晶硅区域上的伪接触，等等)、或者利用这些多种标准的组合而形成，对此不作限制。
[0021] 由此，根据该至少两个相同的功能块中的每一个都包括在衬底内由绝缘区域定界的有源区域的一个实施例中，形成至少一个伪模块包括：在为对应的有源区域定界的绝缘区域中形成伪有源区域。
[0022] 当该至少两个相同的功能块中的每一个在它们对应的邻近区域中都包括伪有源区域时，这两个伪有源区域例如可以具有不同的几何形状。
[0023] 在这些实施例中，在生成用于限定集成电路的有源区域的掩膜期间，有利地执行每个伪有源区域的限定。
[0024] 根据该至少两个相同的功能块中的每一个都包括在由绝缘区域定界的衬底内的有源区域的另一实施例中，形成至少一个伪模块可以包括：形成至少一个伪多晶硅区域，该至少一个伪多晶硅区域至少部分在为对应的有源区域定界的绝缘区域之上。
[0025] 此处，再次，当该至少两个相同的功能块中的每一个在它们对应的邻近区域中都包括至少一个伪多晶硅区域时，这两个伪多晶硅区域可以具有不同的几何形状。
[0026] 还可能的是，该至少一个伪多晶硅区域至少部分在伪有源区域之上延伸。
[0027] 在这些实施例中，在生成被称为“多晶硅掩膜”的掩膜期间，有利地执行每个伪多晶硅区域的限定。
[0028] 根据又一可能的实施例，形成该至少一个伪模块可以包括：在伪有源区域之上和/或在伪多晶硅区域之上的至少一个导电伪接触。
[0029] 在生成被称为“接触掩膜”的掩膜期间，有利地进行每个导电伪接触的限定。
[0030] 用于限定和布局电无源伪模块的该预设的规则集包含：例如，所使用的技术的设计规则(现有技术中的技术人员已知的缩写为DRM的设计规则手册)；或者，在可能的情况下，部分被放宽或者甚至全部被放宽的这些设计规则。
[0031] 虽然从理论上讲可以为在集成电路上的一个位置处的功能块的每种实例采用不同的伪模块，但是更为简单的是，根据一个实施例：将集成电路的不同面积区域(area)限定为分别包含相同的功能块；向这些面积区域分配不同规则集；并且考虑到分配给每个面积区域的该规则集，而执行在该区域内的伪模块的限定和布局。
[0032] 根据另一方面，提供了一种集成电路，其包括在衬底之中和/或之上的多个功能块，这些功能块包括分别设置在集成电路上的至少两个不同位置处的至少两个相同的功能块。
[0033] 集成电路此外包括在功能块的内部和/或邻近区域中的电无源伪模块、以及在该至少两个相同的功能块的内部和/或相应邻近区域中的至少两个不同的电无源伪模块。
[0034] 根据该至少两个相同的功能块中的每一个都包括在衬底内的由绝缘区域定界的有源区域的一个实施例中，该至少一个伪模块包括：位于为对应的有源区域定界的绝缘区域中的伪有源区域。
[0035] 在该至少两个相同功能块中的每一个都包括在它们相应的邻近区域中的伪有源区域的一个实施例中，这两个伪有源区域具有不同的几何形状。
[0036] 根据该两个相同的功能块中的每一个都包括在衬底内的由绝缘区域定界的有源区域的一个实施例中，至少一个伪模块包括至少部分位于为对应的有源区域定界的绝缘区域之上的至少一个伪多晶硅区域。
[0037] 在该至少两个相同功能块中的每一个都包括在它们相应的邻近区域中的至少一个伪多晶硅区域的一个实施例中，这两个伪多晶硅区 域具有不同的几何形状。
[0038] 该至少一个伪多晶硅区域可以至少部分在对应的伪有源区域之上延伸。
[0039] 根据一个实施例，该至少一个伪模块包括位于伪有源区域之上和/或伪多晶硅区域之上的至少一个导电伪接触。
[0040] 根据一个实施例，集成电路包括不同的面积区域，这些面积区域分别包含相同的功能块，并且在每个区域内，与每个相同的功能块相关联的一个或多个伪模块相同，但是在面积区域之间，与每个相同的功能块相关联的一个或多个伪模块不同。
附图说明
[0041] 本发明的其他优点和特征将基于查阅对本发明的非限制性实施例及其实施方式的详细说明以及对应附图而变得显而易见，在图中：
[0042] 图1、图7和图10图示了根据现有技术的拓扑结构的示例；以及
[0043] 图2至图6、图8、图9以及图11至图14示意性地图示了各个实施例及其实施方式。
具体实施方式
[0044] 在图1中，附图标记1表示选自集成电路IC的版图的部分。
[0045] 在本示例中，该版图包括三个相同的预先特征化的单元CEL。此处的每个单元CEL是包括NMOS晶体管和PMOS晶体管的CMOS反相器。
[0046] 更加精确地说，这些单元形成在半导体衬底内，并且由例如是浅沟槽隔离(或者，STI)类型的绝缘区域2限制。
[0047] 单元CEL包括由绝缘区域2限制的有源的半导体面积区域，并且包括用于反相器的第一MOS晶体管的第一有源区域10(源极、沟道和漏极区域)、以及用于反相器的第二MOS晶体管的第二有源区域11。
[0048] 单元CEL还包括形成两个晶体管MOS的栅极区域的多晶硅区域 3，并且包括位于第一MOS晶体管的沟道区域之上并且同时由栅极氧化物电绝缘的部分30、以及位于第二MOS晶体管的沟道区域之上并且同时由栅极氧化物电绝缘的部分31。
[0049] 这两个有源区域10和11连接至半导体导轨4，该半导体导轨(rail)4设计为由电源电压(接地和电源电压)偏置。
[0050] 图2图示了第一实施例，该第一实施例包括：通过在单元的外部邻近区域中添加电无源的伪模块，来对单元CEL的环境进行修改。
[0051] 更加精确地说，在本实施例中，伪模块包括：在单元CEL的任一侧上的、形成在绝缘区域2内的伪有源区域5。此处的该伪有源区域是半导体衬底的一部分，该部分形成了向上延伸穿过绝缘区域2以在衬底的上表面露出的“有源壁结构”、并且局部地将绝缘区域分隔为至少两个绝缘面积区域20和21。此外，虽然该伪有源区域具有与衬底相同的偏置，但是此处其因为其未连接至集成电路的任何其他部件所以是电无源的。
[0052] 应该注意，如果基底衬底包括传导类型不同(N和P)的阱，那么伪有源区域可以潜在地包括传导类型不同(N和P)的两个部分。虽然这种配置对于伪有源区域是可能的，但是其生成泄漏电流。因此，在这种情况下，优选的是将伪有源区域划分为两个不同的部分N和P，这两个部分彼此隔开了由设计规则确定的距离，该设计规则限定了需要在区域N和P之间遵守的间隔。
[0053] 一般而言，不考虑本实施例，伪模块有利地包括多边形。
[0054] 在此处描述的示例中，该伪有源区域5包括完全呈矩形的中央部分50，从该中央部分50伸出两个翼部51和52。
[0055] 在图3中图示的实施例中，此处再次作为伪有源区域的伪模块5，具有与图2中的模块5的几何形状不同的多边形几何形状。更加精确地说，在图3中的模块5与在图2中的模块5的显著不同之处在于，此处使得中央部分53中空，留出绝缘的岛部22。此外，翼部51和52的几何形状也略有不同，并且在模块5与相邻单元CEL的多晶硅区域3之间的间隙在图3中比在图2中更小。
[0056] 这是因为如下事实：用于形成图2的模块5的规则集与用于形成图3的模块5的规则集不同。
[0057] 事实上，如在图4中示意性所图示的，对模块5的限定是基于规则集RG1而进行的，这些规则包括在所用技术中的设计规则(DRM)、和/或被至少部分地放宽的这些设计规则。
[0058] 由此，在该规则集RG1中，考虑了在两个有源区域之间允许的最小距离以及在有源区域与多晶硅区域之间允许的最小距离、以及有源区域的宽度。
[0059] 更精确地说，在图2的情况下，所用的规则包括：符合由DRM设定(fix)的在两个有源区域之间的最小距离，即，对于90nm技术而言是140nm；并且符合在有源区域与多晶硅区域之间的最小距离140nm，其对于这后一个值而言对应于由DRM设定的规则的放宽(针对90nm技术，该DRM将最小距离设定为50nm)。
[0060] 在图3的情况下，所用的规则包括：符合由DRM设定的在两个有源区域之间的最小距离，即，对于90nm技术是140nm；并且符合在有源区域与多晶硅区域之间的最小距离，即，对于90nm技术是50nm。
[0061] 如果现在再次参照图4，那么可以看出，当集成电路设计者进行集成电路的各个功能块(尤其是预先特征化的单元)的布局时，集成电路设计者在步骤S40中按照常规的方式进行对集成电路的有源区域的限定。
[0062] 在各个功能块的该布局之后，基于规则集RG1，在步骤S41中限定伪模块5，有利地，这通过使用该规则集的软件而自动地进行。
[0063] 然后，生成称为“有源掩膜”或者“有源区域掩膜”的光刻掩膜(步骤S42)，并且然后，通过使用该掩膜来同时形成有源区域和伪模块(步骤S43)。
[0064] 更加精确地说，在衬底上沉积双层(硅氧化物/硅氮化物)，用光致抗蚀剂层覆盖该双层，该光致抗蚀剂层通过有源区域掩膜被曝光，并且这将允许确定绝缘区域2的和绝缘面积区域20、21的轮廓，并 且也可以允许确定绝缘结构22的轮廓，并且从而允许确定有源区域10和11的和伪有源区域5的轮廓。然后，在对光致抗蚀剂显影之后，通过将光致抗蚀剂的剩余部分用作硬掩膜，以获得待被绝缘材料填充的沟槽的这种方式进行对双层和衬底的蚀刻，以便在化学机械抛光硅氧化物并且去除硅氮化物之后，形成绝缘区域2和绝缘面积区域20和21，并且也可以形成绝缘结构22。
[0065] 要注意，绝缘面积区域20、21和可能的绝缘结构22的轮廓位于绝缘区域2的轮廓的内部，并且，当设计者限定用于功能块的布局的有源区域的尺寸时，设计者限定的是后者轮廓。因此，在有源掩膜上的该绝缘区域中设置另外的沟槽对于设计者而言是完全显而易见的，并且，在假设虚拟有源区域5是电无源时尤其如此，这是由于具体地虚拟有源区域5未连接至集成电路的另一部件。
[0066] 虽然，在刚刚已经就描述的实施例中，模块5是“有源区域的壁结构”，但是，这些模块也可以通过蚀刻绝缘区域2并且通过用多晶硅填充由此蚀刻的沟槽来形成。
[0067] 在图5中图示的实施例中，伪模块6是位于绝缘区域2之上的伪多晶硅区域，并且具有多边形几何形状。
[0068] 此处，再次，基于规则集来进行对模块6的限定，这些规则可以包括在所用技术中的设计规则(DRM)和/或被至少部分地放宽的这些设计规则。
[0069] 由此，在该规则集中，将特别地考虑：在两个多晶硅区域之间允许的最小距离以及在有源区域与多晶硅区域之间允许的最小距离、以及多晶硅线的宽度。
[0070] 更加精确地说，在图5的情况下，所用的规则包括：符合由DRM设定的在有源区域与多晶硅区域之间的最小距离，即，对于90nm技术是140nm，并且符合由DRM设定的在两个多晶硅区域之间的最小距离，即，对于90nm技术是50nm。
[0071] 由于多晶硅区域在绝缘区域之上、并且未被偏置或者未连接至任何其他部件，所以其是电无源的。
[0072] 如果现在参照图6，那么可以看到，在步骤S60中，当集成电路设计者进行集成电路的各个功能块的(尤其是预先特征化的单元的)布局时，集成电路设计者按照常规的方式进行集成电路的多晶硅的功能线的限定。
[0073] 在各个功能块的该布局之后，在步骤S61中，基于规则集RG2限定伪多晶硅区域6，并且有利地这通过使用该规则集的软件来自动地进行。
[0074] 然后，生成称为“多晶硅掩膜”的光刻掩膜(步骤S62)，并且然后，通过使用该掩膜，同时形成多晶硅线和伪多晶硅区域(步骤S63)。
[0075] 作为变型例，也可以至少部分地在伪有源区域之上形成伪多晶硅区域，同时通过栅极氧化物使该伪有源区域绝缘、并且不将它们连接至偏置电压以免产生杂散电容。
[0076] 在图7中，附图标记1表示图1的选自版图的部分，其中示出了在有源区域上、在半导体导轨4上以及在多晶硅区域3上的导电接触70。
[0077] 如在图8中图示的，伪模块可以包括导电伪接触8，这些导电伪接触8由于未连接至集成电路的任何电压或者部件所以是电无源的。在图8中，伪接触8位于伪多晶硅区域6上。然而，只要该伪接触不与第一金属层级(level)的金属线接触，或者虽然该伪接触与这种金属线接触、但是只要该金属线自身未连接至任何其他金属线，就可以在至少一个伪有源区域上设置这些伪接触中的至少一部分。
[0078] 此处，再次，基于规则集来进行模块8的限定，这些规则可以包括在所用技术中的设计规则(DRM)、和/或至少被部分地放宽的这些设计规则。
[0079] 由此，在该规则集中，将特别地考虑在多晶硅区域与接触之间允许的最小距离、以及在有源区域与接触之间允许的最小距离。
[0080] 如果现在参照图9，那么可以看出，在步骤S90中，当集成电路设计者进行对集成电路的各个功能块(尤其是布局预先特征化的单 元)的布局时，集成电路设计者按照常规的方式进行集成电路的导电功能接触的限定。
[0081] 在各个功能块的该布局之后，在步骤S91中，基于规则集RG3而限定伪接触8，有利地这通过使用该规则集的软件来自动地进行。
[0082] 然后，生成称为“接触掩膜”的光刻掩膜(步骤S92)，并且然后，通过使用该掩膜来同时形成功能接触和伪接触(步骤S93)。
[0083] 图10图示了选自环形振荡器的版图的部分1，其包括多个在图7中图示的单元类型的预先特征化的单元CEL。
[0084] 根据在图11中图示的第一实施例，该版图由在图2中图示的伪模块类型的伪模块5来完成，该伪模块5位于环形振荡器的内部以及预先特征化的单元CEL的外部。
[0085] 根据在图12中图示的第二实施例，该版图由在图3中图示的伪模块类型的伪模块5来完成，该伪模块5位于环形振荡器的内部以及预先特征化的单元CEL的外部。
[0086] 根据在图13中图示的第三实施例，该版图由在图8中图示的伪模块类型的伪模块6和8来完成，伪模块6和8位于环形振荡器的内部以及预先特征化的单元CEL的外部。
[0087] 按照使得在逆向工程期间对图案的自动识别更加困难的这种方式，有利地是设想将不同的伪模块与集成电路的设置在各种位置处的相同功能块中的至少一些相关联。
[0088] 虽然，从理论上讲可以将不同的伪模块与在集成电路内的相同功能块的每一个实例相关联，但是，更简单的方法是：将集成电路的版图细分为多个面积区域，并且在相同面积区域内使用相同类型的伪模块并且/或者使用相同规则集，而在不同面积区域内使用不同类型的伪模块并且/或者使用不同规则集。
[0089] 相同的功能块设置在至少两个不同的面积区域中。
[0090] 当然，面积区域的数目越多，自动图案识别也就越困难；但是集成电路的制造也会更复杂。
[0091] 本领域技术人员将能够找到有关面积区域的数目的折衷，该这种 特别地依赖于集成电路的大小、根据相同功能块的数目以及它们的位置。
[0092] 在图14中，图示了对集成电路IC的细分的一个示例，面积区域的数目等于5。
[0093] 在实践中，为了使用于自动限定伪模块的软件能够区分各个面积区域DZ1至DZ5，为每个面积区域分配标记或者标识，并且与每个标识相关联的方式是在对应面积区域中的各个伪模块被限定。
[0094] 由此，例如，在面积区域DZ1中，伪模块可以是在图2中图示的伪模块的类型；而在面积区域DZ2中，它们可以是在图3中图示的的伪模块的类型。
[0095] 面积区域DZ3例如可以包含了在图5中图示的伪模块的类型的伪模块，而面积区域DZ4可以包含了在图8中图示的伪模块的类型的伪模块。
[0096] 面积区域DZ5例如可以包括前述伪模块中的至少一些的组合，并且相同的功能块设置在至少两个不同的面积区域DZi中。
[0097] 本发明的其他变型例也是可能的。
[0098] 由此，当与相同的产品有关的多个集成电路制造在相同的半导体上时，对于光刻步骤，采用标线片(reticule)，通过使用该标线片可以同时在一组集成电路之上使光致抗蚀剂曝光(该组集成电路的数目取决于标线片的行数和列数)。当已经处理了一组集成电路之后，使晶片相对于标线片位移，以便处理另一组集成电路，以此类推，直到已经处理了整个晶片。
[0099] 然后，可以设想，例如结合上面提及的标记的使用，修改用于在相同标线片上的一组电路内获得伪模块的规则，这允许最终在一组产品内获得在功能上相同但是具有不同的伪图案配置的产品。
[0100] 举例说明，利用包括3行和3列的标线片，可以存在一行电路类型A、一行电路类型B和一行电路类型C；A、B和C例如对应于用于获得伪模块的不同规则。这使得，当包括属于两种不同类型的电路的两个封装单元被打开时，致使逆向工程步骤甚至更加复杂。
[0101] 由此，根据另一方面，还提供了一种用于制造根据前面限定的方法单独制造的集成电路的晶片的方法，该方法包括：使用至少一个标线片来使覆盖一组集成电路的光致抗蚀剂曝光；修改标线片、用于在组集成电路内获得伪模块的规则，以便在该组集成电路内获得具有不同类型的伪模块的集成电路；以及使晶片逐步地位移，以便借由该至少一个标线片来逐步地处理所有组集成电路。
[0102] 还提供了一种集成电路的晶片，该晶片诸如前面限定的与相同的部件或者产品有关，并且包括相同的集成电路组，每组包括具有不同伪模块配置的至少两个集成电路。
