半导体装置

摘要

公开了一种半导体装置。该半导体装置包括网格图案的电源布线，该网格图案的电源布线向各个电路提供电源电压，该电源电压被提供至半导体装置的外周处的多个位置。该半导体装置还包括反向偏置布线，该反向偏置布线向半导体衬底提供控制半导体元件的阈值电压的衬底电压。该反向偏置布线包括接收衬底电压的供给的上层网格布线和设置在与上层网格布线不同的布线层中的下层网格布线。上层网格布线的外周与下层网格布线的外周通过多个通孔彼此连接。

权利要求

1.一种半导体装置，包括：

设置在半导体衬底上的多个电路，并且所述多个电路中的每一个包括具有阈值电压的半导体元件，所述阈值电压受控于提供给所述半导体衬底的衬底电压；

设置在所述半导体衬底上的一个或更多个布线层；

向所述多个电路中的每一个提供电源电压的网格图案的第一布线，所述电源电压被提供给所述第一布线的外周处的多个位置；

设置在布线层处的网格图案的第二布线，所述网格图案的第二布线接收所述衬底电压的供给；以及网格图案的第三布线，所述网格图案的第三布线被设置在与设置有所述第二布线的布线层不同的布线层处，所述网格图案的第三布线具有连接到所述第二布线的外周的外周，并且所述网格图案的第三布线向所述半导体衬底提供所述衬底电压，其中，所述衬底电压被提供给所述第二布线的中心部分。

2.根据权利要求1所述的半导体装置，其中，

所述第二布线和所述第三布线被配置成使得在与第一区对应的部分中所述衬底电压的绝对值的下降大于在与第二区对应的部分中所述衬底电压的绝对值的下降，其中，在所述第一区中所述多个电路的电路的功耗在半导体装置中相对高，在所述第二区中所述多个电路的电路的功耗与在所述第一区中相比较小。

3.根据权利要求2所述的半导体装置，其中，

所述第二布线的外周与所述第三布线的外周通过多个通孔彼此连接；以及所述多个通孔中的在与所述第一区对应的部分中的通孔的形成密度小于所述多个通孔中的在与所述第二区对应的部分中的通孔的形成密度。

4.根据权利要求2所述的半导体装置，其中，在所述第三布线中，在与所述第一区对应的部分处的布线宽度小于在与所述第二区对应的部分处的布线宽度。

5.根据权利要求1所述的半导体装置，还包括生成所述衬底电压的电压生成部分。

6.根据权利要求1所述的半导体装置，其中，所述第二布线的外周与所述第三布线的外周通过多个通孔彼此连接。

7.根据权利要求6所述的半导体装置，其中，所述多个通孔以均匀的间隔被设置。

说明书

半导体装置

技术领域

[0001] 本文所讨论的实施方式涉及半导体装置。

背景技术

[0002] 通过向半导体衬底施加偏置电压(在下文中称为反向偏置电压)来控制晶体管的阈值电压的技术是公知的。将晶体管的阈值电压转移至高电压侧使得可以抑制漏电流并且减少功率耗散。

[0003] 公知的半导体装置包括使多个MOS晶体管的背栅极区偏置的背栅极偏置电路，以及多个金属线，所述金属线为将背栅极区的小部分彼此连接并且相互独立设置的线。在该半导体装置中，所述多个金属线被设置在各个区中，各个区具有提供至多个MOS晶体管的电源电压的互不相同的电压降。在多个金属线中，最靠近设置背栅极偏置电路的位置处的金属线与背栅极偏置电路连接。

[0004] 已知的半导体存储装置包括衬底偏置电源线，所述衬底偏置电源线具有用于向衬底提供衬底偏压的接触部，并且被设置为靠近衬底偏压生成电路的附近。

[0005] 已知的半导体集成电路装置包括从半导体芯片的外部和内部提供内部电源电压的电路构造。在该半导体集成电路装置中，通过内部电源焊盘执行从外部提供内部电源电压，并且通过稳压器执行从内部提供内部电源电压。

[0006] 相关专利文件

[0007] 日本公开特许公报(JP-A)No.2013-258266

[0008] JP-A No.S63-153852

[0009] JP-A No.2006-351633

发明内容

[0010] 在反向偏置电压的分布与电源电压的分布不相关的情况下，由电源电压降引起的延迟时间的变化与由反向偏置电压降引起的延迟时间的变化是相加的，并且担心延迟时间的变化变得甚至更长。

[0011] 本文所公开的技术的一个目的为抑制半导体装置中半导体元件的延迟时间的变化，所述半导体装置包括用于向半导体衬底上的各个位置提供衬底电压的线，所述衬底电压控制半导体元件的阈值电压。

[0012] 根据实施方式的一个方面，半导体装置包括：设置在半导体衬底上的多个电路，并且所述多个电路中的每一个包括具有阈值电压的半导体元件，所述阈值电压受控于提供给所述半导体衬底的衬底电压；向所述多个电路中的每一个提供电源电压的网格图案的第一布线，所述电源电压被提供给所述第一布线的外周处的多个位置；设置在布线层处的网格图案的第二布线，网格图案的第二布线接收所述衬底电压的供给；以及网格图案的第三布线，网格图案的第三布线被设置在与设置有所述第二布线的布线层不同的布线层处，网格图案的第三布线的外周与第二布线的外周连接，并且所述网格图案的第三布线向半导体衬底提供衬底电压。

附图说明

[0013] 图1为示出根据本文所公开的技术的示例性实施方式的半导体装置的平面图的示例的图。

[0014] 图2为示出根据本文所公开的技术的示例性实施方式的半导体装置的布线构造的图。

[0015] 图3为示出根据本文所公开的技术的示例性实施方式的CMOS电路的构造的图。

[0016] 图4为示出根据本文所公开的技术的示例性实施方式的反向偏置布线的构造的透视图。

[0017] 图5为示出根据本文所公开的技术的示例性实施方式的上层网格布线与下层网格布线之间的连接模式的图。

[0018] 图6为示出根据本文所公开的技术的示例性实施方式的半导体装置的部分构造的截面图。

[0019] 图7为示意性示出根据本文所公开的技术的示例性实施方式的半导体装置中电源电压大小的分布的图。

[0020] 图8为示出半导体元件中电源电压与延迟时间之间关系的图。

[0021] 图9为示意性示出根据本文所公开的技术的示例性实施方式的半导体装置中反向偏置电压大小的分布的图。

[0022] 图10为示出利用模拟来发现通过根据本文所公开的技术的示例性实施方式的反向偏置布线可获得的反向偏置电压大小分布的结果的图。

[0023] 图11为示出半导体元件的反向偏置电压与半导体元件的延迟时间之间关系的图。

[0024] 图12为示出根据比较例的半导体装置的布线构造的图。

[0025] 图13A为示意性示出根据比较例的半导体装置中电源电压大小的分布的图。

[0026] 图13B为示意性示出根据比较例的半导体装置中反向偏置电压大小的分布的图。

[0027] 图14为示出经受模拟的逻辑电路的构造的图。

[0028] 图15为示出根据比较例的反向偏置布线的构造的图。

[0029] 图16为示出利用模拟来发现通过根据比较例的反向偏置布线可获得的反向偏置电压大小分布的结果的图。

[0030] 图17A为示出在电源电压的分布中出现偏移的状态的图。

[0031] 图17B为示出其中使反向偏置电压的分布与电源电压的分布偏移对应的状态的图。

[0032] 图18为示出根据本文所公开的技术的第二示例性实施方式的反向偏置布线的构造的图。

[0033] 图19为示出用于在其中使反向偏置电压的分布趋势与根据本文所公开的技术的示例性实施方式的电源电压的分布趋势一致的情况下的半导体装置的设计步骤的流程图。

具体实施方式

[0034] 反向偏置电压是例如通过诸如形成在半导体装置内部的电压泵的电压生成电路生成的，并且由电压生成电路通过线(在下文中被称为反向偏置布线)被提供至半导体衬底中的各个位置。因为伴随反向偏置电压的施加，漏电流流向半导体衬底，所以沿着反向偏置布线产生电压降。即，从反向偏置布线的连接点至电压生成电路的距离越大，提供至半导体衬底的反向偏置电压越低。通常反向偏置电压的绝对值越大，半导体元件的阈值电压越高，并且因此半导体元件的延迟时间增加。因此，设置在从反向偏置布线的连接点至电压生成电路的距离相对小的位置处的半导体元件的延迟时间长于设置在从反向偏置布线的连接点至电压生成电路的距离相对大的位置处的半导体元件的延迟时间。因而，在通过反向偏置布线向半导体衬底上的各个位置提供反向偏置电压时，由于反向偏置电压降，设置在半导体衬底上的各个位置处的半导体元件的延迟时间产生变化。

[0035] 然而，可以例如通过形成在半导体装置的外周处的端子(焊盘)从半导体芯片的外部提供用于驱动包括半导体元件的电路的电源电压。可以通过线(下文中被称为电源布线)向设置在半导体装置的各个位置处的电路提供电源电压。与反向偏置布线类似，沿着电源布线产生电压降。即，朝着半导体装置的中心电源电压逐渐降低。通常，电源电压越低则半导体元件的延迟时间越长，并且设置在半导体装置中心处的半导体元件的延迟时间比设置在半导体装置的外周处的半导体元件的延迟时间长。因而，在通过电源布线向设置在半导体装置上的各个位置处的电路提供电源电压时，由于电源电压降，形成电路的半导体元件的延迟时间产生变化。

[0036] 在反向偏置电压的分布与电源电压的分布不相关的情况下，担心由电源电压降引起的延迟时间的变化与由反向偏置电压降引起的延迟时间的变化是相加的，并且延迟时间的变化变得更长。

[0037] 下面参照附图对关于本文所公开的技术的示例性实施方式的示例进行说明。注意，相同的附图标记被分配给附图中的每一个附图中构造相同或等同的元件和部分。

[0038] 第一示例性实施方式

[0039] 图1为示出根据本文所公开的技术的示例性实施方式的半导体装置10的平面图的示例的图。作为示例，半导体装置10被配置为用半导体衬底上的集成电路形成的矩形半导体芯片。半导体装置10包括沿毗邻于半导体装置10的四个外边缘设置的输入/输出电路(I/O电路)11。作为示例，半导体装置10还包括多个电路，例如输入/输出电路(I/O电路)11内侧的电荷泵12、逻辑单元13、静态随机存取存储器(SRAM)14、以及模拟宏15。

[0040] 图2为示出半导体装置10的布线构造的图。半导体装置10包括通过图2中的实线示出的电源布线20和通过图2中虚线示出的反向偏置布线30。电源布线20的多个线与反向偏置布线30的多个线沿着相互不同的方向延伸，并且被设置为以基本覆盖I/O电路11内侧的整个区域的网格(网)图案相互交叉。电源布线20和反向偏置布线30被设置在相互不同的布线层，并且彼此隔离。

[0041] 电源电压VB从设置在半导体装置10的外周处的输入/输出电路(I/O电路)11输出，并且被施加到电源布线20的外周处的多个位置。通过电源布线20将电源电压VB提供到半导体装置10中的各个电路12至15(见图1)。

[0042] 电荷泵12为生成反向偏置电压VA的电压生成电路，所述反向偏置电压VA用于控制半导体装置10中的各个半导体元件的阈值电压。通过电荷泵12生成的反向偏置电压VA被施加到反向偏置布线30的中心部分，并且通过反向偏置布线30被提供到半导体衬底。

[0043] 电源布线20包括两个布线系统：高电压侧电源布线(连接至图3中示出的高电压侧电源端子VDD的线)和低电压侧电源布线(连接至图3中示出的低电压侧电源端子VSS的线)。然而，这两个布线系统在图2中被示出为一个以避免使图复杂化。反向偏置布线30包括两个布线系统：连接至P-MOS晶体管的阱(在图3中示出的背栅极端子VPM)的线，以及连接至N-MOS晶体管的阱(在图3中示出的背栅极端子VNW)的线。然而，这两个布线系统在图2中被示出为一个以避免使图复杂化。

[0044] 图3为示出作为包括在半导体装置10中的电路的示例的互补金属氧化物半导体(CMOS)电路100的构造的图。CMOS电路100可以例如形成在图1中所示出的逻辑单元13的内部。CMOS电路100包括彼此串联连接的P-MOS晶体管110和N-MOS晶体管120。P-MOS晶体管110的源极与高电压侧电源端子VDD连接，以及P-MOS晶体管110的漏极与N-MOS晶体管120的漏极和CMOS电路100输出端子YB连接。N-MOS晶体管120的源极与低电压侧电源端子VSS连接。P-MOS晶体管110和N-MOS晶体管120的栅极与CMOS电路100的输入端子A连接。P-MOS晶体管
110的背栅极(N阱区)与背栅极端子VPW连接，以及N-MOS晶体管120的背栅极(P阱区)与背栅极端子VNW连接。

[0045] 通过各自的电源布线20系统将用于驱动CMOS电路100的电源电压VB提供至高电压侧电源端子VDD和低电压侧电源端子VSS。通过各自的反向偏置布线30系统将从电荷泵12输出的反向偏置电压VA(见图2)提供至背栅极端子VPW和VNW。P-MOS晶体管110的阈值电压受提供至背栅极端子VPW的正反向偏置电压VA控制。N-MOS晶体管120的阈值电压受提供至背栅极端子VNW的负反向偏置电压VA控制。

[0046] 在下面的解释中，因为解释包括正负反向偏置电压VA两者，所以涉及反向偏置电压VA的电压值的描述指的是反向偏置电压VA的绝对值，在正和负之间没有特别区分。即，在负反向偏置电压VA的情况下，反向偏置电压VA中电压降的产生指的是负反向偏置电压VA的减少。

[0047] 图4为示出根据本文所公开的技术的示例性实施方式的反向偏置布线30的构造的透视图。反向偏置布线30包括上层网格布线31以及设置在比上层网格布线31的层低的布线层处的下层网格布线34。在图4中省略了将上层网格布线31连接至下层网格布线34的通孔39(见图5)以避免使图复杂化。

[0048] 上层网格布线31包括沿着一个方向延伸的多个线32，以及沿着与线32交叉的方向延伸的多个线33。线32和线33被设置在不同的布线层，并且通过设置在线32与线33之间的每个交叉点处的通孔37彼此连接。如图4所示，多个线32和多个线33形成上层网格布线31中的网格(网)图案布线网络。注意线32和线33可以一体地形成在相同的布线层中。在这样的情况下，不需要通孔37。

[0049] 相似地，下层网格布线34包括沿着一个方向延伸的多个线35，以及沿着与线35交叉的方向延伸的多个线36。线35和线36被设置在不同的布线层，并且通过设置在线35与线36之间的每个交叉点处的通孔38彼此连接。如图4所示，多个线35和多个线36形成下层网格布线34中的网格(网)图案布线网络。注意线35和线36可以一体地形成在相同的布线层中。
在这样的情况下，不需要通孔38。

[0050] 图5为示出上层网格布线31与下层网格布线34之间的连接模式的图。在半导体衬底上上层网格布线31和下层网格布线34跨基本相同的范围而延伸，并且被设置在彼此交叠的位置处。通过设置在其间的多个通孔39将上层网格布线31与下层网格布线34连接在一起。多个通孔39中的每一个均具有连接至上层网格布线31的外周的一端和连接至下层网格布线34的外周的另一端。即，通过多个通孔39上层网格布线31的外周与下层网格布线34的外周连接。在本示例性实施方式中，多个通孔39以均匀的间隔被设置在靠近上层网格布线31和下层网格线34的外周附近。

[0051] 优选地将通过电荷泵12生成的反向偏置电压VA施加到上层网格布线31的中心部分C。施加到上层网格布线31的中心部分C的反向偏置电压VA朝着上层网格布线31的外周传递，并且还通过多个通孔39被传递至下层网格布线34的外周。提供至下层网格布线34的外周的反向偏置电压VA被朝着下层网格布线34内周传递。配置半导体装置10的半导体衬底接收由下层网格布线34提供的反向偏置电压VA。

[0052] 图6为示出半导体装置10的部分构造的截面图。在图6中，作为示例，示出了与图3中所示出的CMOS电路100对应的结构部件。

[0053] 在形成在p型半导体衬底130的表面区域中的n阱区111的内部形成有配置CMOS电路100的P-MOS晶体管110。在n阱区111的表面区域中形成有分别配置P-MOS晶体管110的源极和漏极的p型区112和p型区113。p型区112与高电压侧电源端子VDD连接，并且p型区113与CMOS电路100的输出端子YB连接。栅电极114被设置在p型区112与p型区113之间的沟道区之上。栅电极114与CMOS电路100的输入端A连接。提高n阱区111与通孔41之间的电连接的n型区115形成在n阱区111的表面区域中。n型区115与p型区112通过设置在其间的浅槽隔离(STI)区116彼此隔离。

[0054] 在形成在半导体衬底130的表面区域中的p阱区121中形成有配置CMOS电路100的N-MOS晶体管120。在p阱区121的表面区域中形成有分别配置N-MOS晶体管120的漏极和源极的n型区122和n型区123。n型区122与CMOS电路100的输出端子YB连接，并且n型区123与低电压侧电源端子VSS连接。栅电极124被设置在n型区122与n型区123之间的沟道区域之上。栅电极124与CMOS电路100的输入端子A连接。提高p阱区121与通孔41之间的电连接的p型区125形成在p阱区121的表面区域中。p型区125和n型区123通过设置在其间的STI区126彼此隔离。此外，P-MOS晶体管110和N-MOS晶体管120通过设置在其间的STI区131彼此隔离。

[0055] 半导体装置10包括多个布线层M1-M5。在配置反向偏置布线30的线中，上层网格布线31形成布线层M5和布线层M4，并且下层网格布线34形成布线层M3和布线层M2。更具体地，在配置上层网格布线31的线中，线32形成布线层M5，以及线33形成布线层M4。线32和线33通过通孔37彼此连接。在配置下层网格布线34的线中，线35形成布线层M3，以及线36形成布线层M2。线35和线36通过通孔38彼此连接。上层网格布线31和下层网格布线34通过通孔39彼此连接。

[0056] 用于向n阱区111提供反向偏置电压VA的第一系统的反向偏置布线30(30N)通过通孔42、线40和通孔41与n型区115连接。类似地，用于向p阱区121提供反向偏置电压VA的第二系统的反向偏置布线30(30P)通过通孔42、线40和通孔41与p型区125连接。注意，从图6的图示省略了电源布线20以避免使图复杂化。电源布线20可以形成在除了布线层M1-M5之外的布线层中。

[0057] 图7为示意性示出半导体装置10中电源电压VB的大小分布的图。通过沿着毗邻于半导体装置10的外边缘中的每一个设置的输入/输出电路(I/O电路)11向电源布线20提供电源电压VB。即，从在电源布线20的外周处的多个位置向电源布线20提供电源电压VB。提供至电源布线20的外周处的电源电压VB朝着电源布线20内周部传递。因为在配置半导体装置10的每个电路中伴随着电源电压VB的施加，漏电流流动，所以沿着电源线20产生电压降。与电源布线20的外周的距离越大，电源电压VB的下降越大。通过灰度梯度在图7中示出了在半导体装置10中电源电压VB的分布。灰度梯度微小的区R1为电压降相对小的区，即区R1与半导体装置10中电源电压VB的大小相对高的区对应。灰度梯度深的区R3为电压降相对大的区，即区R3与半导体装置10中电源电压VB的大小相对低的区对应。灰度梯度适中的区R2为电压降适中的区，即区R2与半导体装置10中电源电压VB的大小适中的区对应。如图7所示，由于沿着电源布线20的电压降，在电源布线20的外周处电源电压VB相对高，并且随着朝着电源布线20的中心部分靠近变得逐渐减小。在被配置半导体装置10的电路中的每一个耗散的功率跨越半导体衬底基本一致的情况下，电源电压VB的分布关于半导体装置10为如图7所示的同心。例如在区R1中的位置Q1处电源电压VB为0.806V，以及在区R3中的位置Q2处电源电压VB为0.77V。

[0058] 图8为示出配置半导体装置10的每一个电路的半导体元件的电源电压VB与延迟时间之间的关系的图。半导体元件的延迟时间显示了电源电压VB越低延迟时间越长的趋势。即，在电源电压VB由于电压降而降低的情况下延迟时间延长。因而，仅考虑电源电压因素，在其中电源电压VB比较高的区R1中半导体元件的延迟时间相对短(见图7)，并且在其中电源电压VB相对低的区R3中半导体元件的延迟时间相对长(见图7)。即，仅考虑电源电压因素，随着从与电源布线20的外周对应的部分朝着与电源布线20的中心部分对应的部分靠近，半导体元件的延迟时间逐渐变长。

[0059] 图9为示意性示出半导体装置10中反向偏置电压VA的大小分布的图。注意在图9中上层网格布线31和下层网格布线34被一起示出作为反向偏置布线30。因为伴随着半导体装置10中反向偏置电压VA的施加，漏电流在半导体衬底中流动，所以沿着反向偏置布线30产生电压降。距离下层网格布线34的外周距离越大，反向偏置电压VA的下降越大。在图9中半导体装置10中反向偏置电压VA的分布被示出为灰度梯度。灰度梯度微小的区R4为电压降相对小的区，即区R4与半导体装置10中反向偏置电压VA的大小相对高的区对应。灰度梯度深的区R6为电压降相对高的区，即区R6与半导体装置10中反向偏置电压VA的大小相对高的区对应。灰度梯度适中的区R5为电压降适中的区，即区R5与半导体装置10中反向偏置电压VA的大小适中的区对应。如图9所示，由于沿着反向偏置布线30的电压降，在反向偏置布线30的外周处反向偏置电压VA相对高，并且随着朝着半导体装置10中反向偏置布线30的中心部分靠近变得逐渐减小。向上层网格布线31的中心部分施加从电荷泵12输出的反向偏置电压VA，使得反向偏置电压VA的分布呈现如图9所示的同心的形式。例如，在从电荷泵12输出的负反向偏置电压为-0.2V的情况下，在区R4中的位置Q1处反向偏置电压VA为-0.198V，以及在区R6中的位置Q2处反向偏置电压VA为-0.18V。

[0060] 图10为示出利用模拟来发现利用根据本文所公开的技术的示例性实施方式的反向偏置布线30可获得的反向偏置电压VA的大小的分布的结果的图。在图10中，x轴和y轴代表半导体衬底的主面上的位置，并且z轴代表反向偏置电压VA的大小。如图10所示，模拟证明在根据本文所公开的技术的示例性实施方式的反向偏置布线30的构造中朝着半导体衬底的中心部分(即，反向偏置布线30的中心部分)靠近反向偏置电压VA变得逐渐下降。

[0061] 图11为示出配置半导体装置10的每个电路的半导体元件的反向偏置电压VA与半导体元件的延迟时间之间关系的图。半导体元件的延迟时间呈现出反向偏置电压VA越低延迟时间越短的趋势。即，在反向偏置电压VA由于电压降而降低的情况下，延迟时间减小。因而，仅考虑反向偏置电压因素，在反向偏置电压VA相对高的区R4处半导体元件的延迟时间相对长(见图9)，并且在反向偏置电压VA相对低的区R6处半导体元件的延迟时间相对短(见图9)。即，仅考虑反向偏置电压因素，随着从与反向偏置布线30的外周对应的部分朝着与反向偏置线30的中心部分对应的部分靠近，半导体元件的延迟时间逐渐变短。

[0062] 在比较图7和图9时显然可看到，呈现了其中在从半导体装置10的外周朝着半导体装置10的中心部分靠近时，电源电压VB和反向偏置电压VA两者均逐渐降低的分布趋势。以这样的方式使两个电压分布趋势一致使得由电源电压因素引起的延迟时间相对短的区R1将与由反向偏置电压因素引起的延迟时间相对长的区R4一致。此外，由电源电压因素引起的延迟时间相对长的区R3可以与由反向偏置电压因素引起的延迟时间相对短的区R6一致。因此，由电源电压VB的下降引起的延迟时间的变化被由反向偏置电压VA的下降引起的延迟时间的变化抵消。因此，当将与电源电压VB和反向偏置电压VA相关的两种因素加在一起的情况下，延迟时间的变化被抑制。

[0063] 图12为示出根据比较例的半导体装置10X的布线构造的图。注意，图12中的与根据本文所公开的技术的示例性实施方式的半导体装置10中的构造元件相同或对应的构造元件被分配有相同的附图标记，并且省略了其重复的说明。根据比较例的半导体装置10X的反向偏置布线30X以简单的网格图案布线来配置，该简单的网格图案布线不具有多层结构。即，除了将上层网格布线与下层网格布线相结合的构造之外，反向偏置布线30X具有与其中仅一个相似的构造。此外，在根据比较例的半导体装置10X中，从电荷泵12输出的反向偏置电压VA被施加到外周(图12的示例中反向偏置布线30X的右边缘)处的单个点，而不是反向偏置布线30X的中心部分。注意，在根据比较例的半导体装置10X中电源布线20的构造与在根据本文所公开的技术的示例性实施方式的半导体装置10中电源布线20的构造相似。电源电压VB从沿着根据比较例的半导体装置10X的外边缘设置的输入/输出电路(I/O电路)11的输出，并且被施加到电源布线20的外周处的多个位置。

[0064] 图13A为示意性示出根据比较例的半导体装置10X中电源电压VB的大小的分布的图。在图13A中通过灰度梯度示出了电源电压VB的分布。灰度梯度微小的区R1为电压降相对小的区，即区R1与电源电压VB的大小相对高的区对应。灰度梯度深的区R3为电压降相对大的区，即区R3与电源电压VB的大小相对低的区对应。灰度梯度适中的区R2为电压降适中的区，即区R2与电源电压VB的大小适中的区对应。如图13A所示，与根据本文所公开的技术的示例性实施方式的半导体装置10中的情况类似，在根据比较例的半导体装置10X中，在电源线20的外周处电源电压VB也相对高，并且随着朝着电源布线20的中心部分靠近变得逐渐减小。例如，在区R1中的位置Q1处电源电压VB为0.806V，以及在区R3中的位置Q2处电源电压VB为0.77V

[0065] 图13B示意性示出了根据比较例的半导体装置10X中反向偏置电压VA的大小的分布。反向偏置电压VA的分布被示出为图13B中的灰度梯度。灰度梯度微小的区R4为电压降相对小的区，即区R4与反向偏置电压VA的大小相对高的区对应。灰度梯度深的区R6为电压降相对大的区，即区R6与反向偏置电压VA的大小相对低的区对应。灰度梯度适中的区R5为电压降适中的区，即区R5与反向偏置电压VA的大小适中的区对应。在根据具有单网格结构的比较例的反向偏置布线30X中距离施加反向偏置电压VA的点越远，反向偏置电压VA下降越大。即，如图13B所示，在从电荷泵12输出的反向偏置电压VA被施加在反向偏置布线30X的右边缘的情况下，随着从反向偏置布线30X的右边缘朝着左边缘靠近，反向偏置电压VA逐渐降低。例如，在区R4中的位置Q2处负反向偏置电压VA为-0.198V，以及在区R6中的位置Q1处负反向偏置电压VA为-0.18V。

[0066] 从比较图13A和图13B可明显看到，在根据比较例的半导体装置10X中，电源电压VB的分布趋势与反向偏置电压VA的分布趋势不一致。即，由电源电压因素引起的延迟时间相对短的区R1与由反向偏置电压因素引起的延迟时间相对长的区R4不一致。此外，由电源电压因素引起的延迟时间相对长的区R3与由反向偏置电压因素引起的延迟时间相对短的区R6不一致。因而，根据比较例的半导体装置10X不能获得有利效果：利用由反向偏置电压VA的下降引起的延迟时间的变化抵消由电源电压VB的下降引起的延迟时间的变化。

[0067] 此外，在根据比较例的半导体装置10X中，例如，可能出现由电源电压因素引起的延迟时间相对短的区R1与由反向偏置电压因素引起的延迟时间相对短的区R6交叠的像位置Q1那样的位置。此外，可能出现其中由电源电压因素引起的延迟时间相对长的区R3与由反向偏置电压因素引起的延迟时间相对长的区R4交叠的像位置Q2那样的位置。这导致了由电源电压因素引起的延迟时间的变化被加到由反向偏置电压因素引起的延迟时间的变化，并且在根据比较例的半导体装置10X中延迟时间的变化变得进一步扩大。

[0068] 利用模拟对根据比较例的半导体装置10X中在图13A和图13B中示出的位置Q1处和位置Q2处的延迟时间进行了估计。下面将对结果进行说明。

[0069] 图14为示出经受模拟的逻辑电路200的构造的图。逻辑电路200被配置成包括互相串联连接的多个逻辑门201至逻辑门204。利用模拟来估计当在位置Q1处和位置Q2处电源电压VB和反向偏置电压VA被提供到逻辑电路200时的延迟时间。

[0070] 作为模拟条件，将施加到电源布线20的外周的电源电压VB的大小被设置为0.81V。施加到反向偏置布线30X的右边缘部分的反向偏置电压VA的大小被设置为-0.2V。在位置Q1处的电源电压VB的下降被估计为4mV。即，在位置Q1处的电源电压VB的大小被估计为0.806V(见图13A)。在位置Q1处反向偏置电压VA的下降被估计为20mV。即，在位置Q1处的反向偏置电压VA的规模被估计为-0.18V(见图13B)。

[0071] 在位置Q2处的电源电压VB的下降被估计为40mV。即，在位置Q2处的电源电压VB的大小被估计为0.77V(见图13A)。在位置Q2处反向偏置电压VA的下降被估计为2mV。即，在位置Q2处的反向偏置电压VA的大小被估计为-0.198V(见图13B)。

[0072] 模拟结果为在位置Q1处(VB＝0.806V，VA＝-0.18V)逻辑电路200中的延迟时间被估计为1685皮秒。此外，在位置Q2处(VB＝0.77V，VA＝-0.198V)逻辑电路200中的延迟时间被估计为1911皮秒。因此，在根据比较例的半导体装置10X中在逻辑电路200中延迟时间的变化宽度(从最大值中减去最小值)被估计为226皮秒。

[0073] 对于根据本文所公开的技术的示例性实施方式的半导体装置10通过类似的模拟还获得了在图7和图9中所示出的位置Q1处和位置Q2处的延迟时间，并且下面对结果进行说明。注意在图7和图9中所示出的位置Q1和位置Q2的位置分别与在图13A和图13B中所示出的位置Q1和位置Q2的位置对应。当对电路进行模拟时，与上述比较例的情况相似，使用在图14中所示出的逻辑电路200。

[0074] 与上述比较例的情况类似，作为模拟条件，将施加到电源布线20的外周的电源电压VB的大小设置为0.81V。将施加到反向偏置布线30的中心部分的反向偏置电压VA的大小设置为-0.2V。位置Q1处电源电压VB的下降被估计为4mV。即，在位置Q1处电源电压VB的大小被估计为0.806V(见图7)。位置Q1处反向偏置电压VA的下降被估计为2mV。即，在位置Q1处反向偏置电压VA的大小被估计为-0.198V(见图9)。

[0075] 位置Q2处电源电压VB的下降被估计为40mV。即，在位置Q2处电源电压VB的大小被估计为0.77V(见图7)。位置Q2处反向偏置电压VA的下降被估计为20mV。即，在位置Q2处反向偏置电压VA的大小被估计为-0.18V。

[0076] 作为模拟的结果，在位置Q1处(VB＝0.806V，VA＝-0.198V)逻辑电路200的延迟时间被估计为1743皮秒。在位置Q2处(VB＝0.77V，VA＝-0.18V)逻辑电路200的延迟时间被估计为1854皮秒。因此，在根据本文所公开的技术的示例性实施方式的半导体装置10中在逻辑电路200的延迟时间的变化宽度(从最大值中减去最小值)被估计为111皮秒。

[0077] 即，与根据比较例的半导体装置10X中延迟时间的变化宽度(226皮秒)相比，根据本文所公开的技术的示例性实施方式的半导体装置10可以获得115皮秒的压缩效果。换言之，根据本文所公开的技术的示例性实施方式的半导体装置10可以将延迟时间的变化宽度减小至基本为根据比较例的半导体装置10X中的延迟时间的变化宽度的一半。

[0078] 图15为示出根据第二比较例的反向偏置布线30Y的构造的图。与本文所公开的技术的示例性实施方式的反向偏置布线30相似，根据第二比较例的反向偏置布线30Y包括上层网格布线31和下层网格布线34。根据第二比较例的反向偏置布线30Y与根据本文所公开的技术的示例性实施方式的反向偏置布线30不同的地方在于：将上层网格布线31连接至下层网格布线34的通孔39被设置在内周部的整个区域，而不仅在布线的外周。从电荷泵12输出的反向偏置电压VA被施加到上层网格布线31的中心部分C。

[0079] 图16为示出利用模拟来发现利用根据第二比较例的反向偏置布线30Y可获得的反向偏置电压VA的大小分布的结果的图。在图16中，x轴和y轴代表半导体衬底的主面上的位置，并且z轴代表反向偏置电压VA的大小。如图16所示，在根据第二比较例的反向偏置布线30Y的构造中反向偏置电压VA具有整体平坦的分布，但是包括在半导体衬底的中心部分处的尖峰。即，在上层网格布线31与下层网格布线34之间的连接基本跨越整个布线的情况下，反向偏置电压VA的分布趋势与电源电压VB的分布趋势不一致。因而，根据第二比较例的反向偏置布线30Y的构造不能获得利用由反向偏置电压VA的下降引起的延迟时间的变化抵消由电源电压VB的下降引起的延迟时间的变化的有利效果。

[0080] 然而，在根据本文所公开的技术的示例性实施方式的反向偏置布线30中，上层网格布线31与下层网格布线34之间的连接仅在布线的外周。如图10所示，这使得反向偏置电压VA形成其中随着朝着半导体衬底的中心部分靠近反向偏置电压VA变得逐渐减小的分布。反向偏置电压VA的分布趋势因此可以与电源电压VB的分布趋势一致，并且由电源电压VB的下降引起的延迟时间的变化可以由反向偏置电压VA的下降引起的延迟时间的变化抵消。

[0081] 在上面的说明书中清楚的是，在根据本文所公开的技术的示例性实施方式的半导体装置10中，反向偏置布线30包括设置在彼此不同的布线层处的上层网格布线31和下层网格布线34。上层网格布线31和下层网格布线34通过在其外周处连接的多个通孔39彼此连接。从电荷泵12输出的反向偏置电压VA被施加到上层网格布线31的中心部分，并且通过通孔39被传递至下层网格布线34。以这样的方式构造反向偏置布线30使得反向偏置电压VA的分布趋势与电源电压VB的分布趋势基本一致。因而，由电源电压VB的下降引起的延迟时间的变化可以由反向偏置电压VA的下降引起的延迟时间的变化抵消。因此，可以抑制结合电源电压VB和反向偏置电压VA两者的因素的延迟时间的变化。

[0082] 第二示例性实施方式

[0083] 图17A为示出在电源电压VB的分布中出现偏移的状态的图。图17A示出了在从电源布线20的中心点向左上方偏移的位置处存在电源电压VB相对低的区域的情况的示例。在半导体衬底上提供有电源电压VB的各个电路的耗散功率不均匀的情况下，可能发生电源电压VB分布的这种偏移。即，在功率耗散相对高的区中电源电压VB的下降变大，并且在这些区中电源电压VB变低，引起了电源电压VB的分布产生偏移。

[0084] 即使在电源电压VB的分布产生这样的偏移的情况下，如图17B所示，将反向偏置电压VA的分布趋势与电源电压VB的分布趋势相协调使得延迟时间的变化可以与第一示例性实施方式的情况类似地被抑制。

[0085] 图18为示出根据本文所公开的技术的第二示例性实施方式的反向偏置布线30A的构造的图。作为示例，在图18中所示出的反向偏置布线30A具有用于形成反向偏置电压VA的分布的构造，在反向偏置电压VA的分布中产生有如图17B所示出的偏移。反向偏置布线30A包括上层网格布线31和下层网格布线34，并且上层网格布线31和下层网格布线34通过在其外周处连接的多个通孔39彼此连接。从电荷泵12输出的反向偏置电压VA被施加到上层网格布线31的中心部分C。

[0086] 在与通过提供有电源电压VB的电路消耗的功率相对高的区P对应的反向偏置布线30A的部分处通孔30变窄。以这样的方式将在与功率耗散相对高的区P对应的部分中通孔形成的密度设置为低于在其他部分处的通孔形成的密度，使得区P中的反向偏置电压VA的下降变大。即，这使得反向偏置电压VA形成其中出现如图17B中示出的偏移的分布。

[0087] 此外，如图18所示，在反向偏置布线30A中可以将在与功率耗散相对高的区P对应的部分中下层网格布线34的布线宽制成为小于与功率耗散相对小的区对应的部分处的布线宽。因而在区P处的反向偏置电压VA的下降可能变大，并且通过本地减小布线宽度使得反向偏置电压VA形成出现如图17B所示出的偏移的分布。可以通过构造反向偏置布线30使反向偏置电压VA的分布趋势与电源电压VB的分布趋势协调，以这样的方式使得在与功率耗散相对高的区对应的部分中反向偏置电压VA的下降相对大。可以单独应用用于调整如上所述的通孔39的形成密度的措施或用于调整下层网格布线34的布线宽的措施，或者可以使用两者的结合。

[0088] 根据第二示例性实施方式的反向偏置布线30A的构造使得可以操纵电源电压VB的分布的偏移，这是因为偏移可以被添加至反向偏置电压VA的分布中。因而，即使在电源电压VB的分布发生偏移的情况下，由电源电压VB的下降引起的延迟时间的变化可以通过由反向偏置电压VA的下降引起的延迟时间的变化抵消，并且可以抑制延迟时间的变化。

[0089] 图19为示出用于在反向偏置电压VA的分布趋势与电源电压VB的分布趋势一致的情况下的半导体装置10的设计步骤的流程图。

[0090] 在步骤S1处完成平面图。即，确定构造半导体装置10的每个电路块的大致布局。在步骤S2处执行电源布线的设计。即，设计用于向在步骤S1处设置的每个电路块提供电源电压VB的布线。在步骤S3处执行逻辑单元的临时布线布局。从而确定电源电压VB的下降的大致状态，以及确定电源电压VB的大致分布。在步骤S4处执行对电源电压VB的下降的分析。在这个步骤处，例如利用模拟找出电源电压VB的下降相对大的区和电源电压VB的下降相对小的区，并且发现电源电压VB的分布。在步骤S5处执行反向偏置布线30的设计。在这个步骤处，反向偏置布线30被设计为使得通过分析电源电压VB的下降发现的电源电压VB的分布趋势与反向偏置电压VA的分布趋势一致。更具体地，在电源电压VB的分布存在偏移的情况下，采取措施使得例如在与电源电压VB相对小的区对应的部分中，使得通孔39的形成密度相对低，并且使得布线宽度相对小。在步骤S6处执行逻辑单元布线布局。根据上述步骤执行每个过程使得半导体装置10被设计为使得反向偏置电压VA的分布趋势与电源电压VB的分布趋势一致。

[0091] 在上述各个示例性实施方式中，说明了通过设置在半导体装置10内部的电荷泵12生成反向偏置电压VA的情况；然而，反向偏置电压VA可以从半导体装置10的外部提供。在这样的情况下，通过配置可以使反向偏置电压VA的分布呈现如图9所示出的同心的形式，使得反向偏置电压VA被施加在上层网格布线31的中心部分。

[0092] 电源布线20与本文中所公开的技术的第一布线对应。上层网格布线31与本文所公开的技术的第二布线对应。下层网格布线34与本文所公开的技术的第三布线对应。半导体衬底130、n阱区111、p阱区121与本文公开的技术的半导体衬底对应。逻辑单元13、SRAM 14和模拟宏15与本文所公开的技术的电路对应。电源电压VB与本文所公开的技术的电源电压对应。反向偏置电压VA与本文所公开的技术的衬底电压对应。电荷泵12与本文所公开的技术的电压生成部分对应。

[0093] 本文所公开的技术的一方面呈现了有利效果：使得在具有用于向半导体衬底的各个位置施加控制半导体元件阈值电压的衬底电压的布线的半导体装置中半导体元件的延迟时间的变化被抑制。