静电保护电路

摘要

本发明公开一种静电保护电路，其包括：NMOS晶体管，其源极和栅极连接至第一连接端，其漏极连接至第二连接端；PMOS晶体管，其源极和栅极连接至第二连接端，其衬体端与其源极相连，其漏极与所述NMOS晶体管的衬体端相连。与现有技术相比，本发明中的静电保护电路通过PMOS晶体管的击穿电压触发NMOS晶体管的寄生NPN导通，从而降低静电保护电路的触发电压，提高ESD保护性能。

权利要求

1.一种静电保护电路，其特征在于，其包括：NMOS晶体管，其源极和栅极连接至第一连接端，其漏极连接至第二连接端；

PMOS晶体管，其源极和栅极连接至第二连接端，其衬体端与其源极相连，其漏极与所述NMOS晶体管的衬体端相连。

2.根据权利要求1所述的静电保护电路，其特征在于：所述NMOS晶体管包括：

衬底；

自衬底的上表面向下延伸而成的衬底接触区，其作为NMOS晶体管的衬体端；

自衬底的上表面向下延伸而成的第一有源区，其作为NMOS晶体管的漏极；

自衬底的上表面向下延伸而成的第二有源区，所述第一有源区与第二有源区相互间隔，第二有源区作为NMOS晶体管的源极；

形成于所述衬底的上表面之上的第一栅极，其中该第一栅极位于第一有源区和第二有源区之间并与第一有源区和第二有源区相邻；

所述PMOS晶体管包括：

形成于所述衬底中的阱区，第二有源区较第一有源区距离所述阱区更近；

自阱区的上表面向下延伸而成的阱接触区，其作为PMOS晶体管的衬体端；

自阱区的上表面向下延伸而成的第三有源区和第四有源区，其中第三有源区有部分位于阱区内，部分位于衬底中，第三有源区与第二有源区相邻且间隔，第四有源区较第三有源区距离第二有源区更远，第三有源区作为PMOS晶体管的漏极，第四有源区为PMOS晶体管的源极；

形成于所述衬底的上表面之上的第二栅极，其中该第二栅极位于第三有源区和第四有源区之间并与第三有源区和第四有源区相邻。

3.根据权利要求2所述的静电保护电路，其特征在于：衬底、衬底接触区、第三有源区、第四有源区为P型掺杂，阱区、第一有源区、第二有源区、阱接触区为N型掺杂。

4.根据权利要求2所述的静电保护电路，其特征在于：第四有源区、第二栅极、阱接触区、第一有源区通过接触孔和金属与第二连接端相连，衬底接触区、第二有源区通过接触孔和金属与第一连接端相连。

5.根据权利要求1所述的静电保护电路，其特征在于：其适合于PMOS晶体管的击穿漏源电压低于NMOS晶体管的击穿漏源电压的工艺。

说明书

静电保护电路

【技术领域】

[0001] 本发明涉及一种电路设计领域，尤其涉及静电保护电路。【背景技术】

[0002] 集成电路在制造、封装、运输、装配和应用中，都时刻面临着静电放电(ESD)的冲击。当芯片的外部环境或者内部累积的静电荷，通过芯片的管脚流入或者留出芯片内部时，瞬间产生的电流或电压就会损坏集成电路，使芯片功能失效。因此，在芯片内的管脚连接静电保护电路，当遭受ESD冲击时，能够把ESD大电流旁路，使其不经过内部电路，并将电压钳位在较低的水平，从而提升芯片抵抗ESD的能力。

[0003] 大多数静电保护电路的设计方案是使其通过接地管脚放电，这样可在其他管脚和接地管脚之间方便的添加ESD器件。MOS晶体管是最常用的ESD防护器件之一，如图1所示为一个芯片的电源到地之间的ESD保护结构，图中方框内为芯片的内部电路，MOS晶体管NM为芯片内的ESD器件，

[0004] 对于NMOS晶体管作为ESD器件而言，当电源相对于地之间的正向ESD脉冲超过NMOS晶体管的漏源击穿电压(BVDS)时，漏极到衬底之间出现击穿电流，NMOS的寄生NPN基极电位上升，使得P型衬底与NMOS源极的PN结正偏，这样就触发了寄生NPN导通，电源端的静电荷经过寄生NPN泄放到VSS。

[0005] 对于PMOS晶体管作为ESD器件而言，其寄生的双极型器件是PNP，在通常的CMOS工艺中，同等基区宽度条件下寄生PNP的电流增益低于寄生NPN的电流增益，所以PMOS ESD器件的放电能力要比NMOS晶体管的ESD器件差很多。

[0006] 常用CMOS工艺中，NMOS的BVDS一般低于PMOS的BVDS，这样用NMOS作为ESD器件就可以保证芯片内部电路中的NMOS和PMOS器件都不会损坏。但是有些工艺中，PMOS的BVDS低于NMOS的BVDS，如果仍然采用传统的NMOS晶体管作为ESD器件，当电源到地之间出现ESD冲击电压时，芯片内部的PMOS器件会先于NMOS ESD器件击穿，这样有可能在NMOS ESD器件触发寄生NPN放电前，内部PMOS器件已经损坏。

[0007] 有必要提出一种新的方案来改进静电保护电路，克服上述问题。【发明内容】

[0008] 本发明的目的之一在于提供一种静电保护电路，其通过PMOS晶体管的击穿电压触发NMOS晶体管的寄生NPN导通，降低静电保护电路的触发电压，提高ESD保护性能。

[0009] 为实现上述目的，本发明提供一种静电保护电路，其包括：NMOS晶体管，其源极和栅极连接至第一连接端，其漏极连接至第二连接端；PMOS晶体管，其源极和栅极连接至第二连接端，其衬体端与其源极相连，其漏极与所述NMOS晶体管的衬体端相连。

[0010] 进一步的，所述NMOS晶体管包括：衬底；自衬底的上表面向下延伸而成的衬底接触区，其作为NMOS晶体管的衬体端；自衬底的上表面向下延伸而成的第一有源区，其作为NMOS晶体管的漏极；自衬底的上表面向下延伸而成的第二有源区，所述第一有源区与第二有源区相互间隔，第二有源区作为NMOS晶体管的源极；形成于所述衬底的上表面之上的第一栅极，其中该第一栅极位于第一有源区和第二有源区之间并与第一有源区和第二有源区相邻。所述PMOS晶体管包括：形成于所述衬底中的阱区，第二有源区较第一有源区距离所述阱区更近；自阱区的上表面向下延伸而成的阱接触区，其作为PMOS晶体管的衬体端；自阱区的上表面向下延伸而成的第三有源区和第四有源区，其中第三有源区有部分位于阱区内，部分位于衬底中，第三有源区与第二有源区相邻且间隔，第四有源区较第三有源区距离第二有源区更远，第三有源区作为PMOS晶体管的漏极，第四有源区为PMOS晶体管的源极。形成于所述衬底的上表面之上的第二栅极，其中该第二栅极位于第三有源区和第四有源区之间并与第三有源区和第四有源区相邻。

[0011] 进一步的，衬底、衬底接触区、第三有源区、第四有源区为P型掺杂，阱区、第一有源区、第二有源区、阱接触区为N型掺杂。

[0012] 进一步的，第四有源区、第二栅极、阱接触区、第一有源区通过接触孔和金属与第二连接端相连，衬底接触区、第二有源区通过接触孔和金属与第一连接端相连。

[0013] 进一步的，所述的静电保护电路适合于PMOS晶体管的击穿漏源电压低于NMOS晶体管的击穿漏源电压的工艺。

[0014] 与现有技术相比，本发明中的静电保护电路通过PMOS晶体管的击穿电压触发NMOS晶体管的寄生NPN导通，降低静电保护电路的触发电压，提高ESD保护性能。【附图说明】

[0015] 为了更清楚地说明本发明实施例的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其它的附图。其中：

[0016] 图1为现有技术中的静电保护电路的示意图；

[0017] 图2为本发明中的静电保护电路在一个实施例中的电路示意图；

[0018] 图3为图2中的静电保护电路的版图结构示意图。【具体实施方式】

[0019] 本发明的详细描述主要通过程序、步骤、逻辑块、过程或其他象征性的描述来直接或间接地模拟本发明技术方案的运作。为透彻的理解本发明，在接下来的描述中陈述了很多特定细节。而在没有这些特定细节时，本发明则可能仍可实现。所属领域内的技术人员使用此处的这些描述和陈述向所属领域内的其他技术人员有效的介绍他们的工作本质。换句话说，为避免混淆本发明的目的，由于熟知的方法和程序已经容易理解，因此它们并未被详细描述。

[0020] 此处所称的“一个实施例”或“实施例”是指可包含于本发明至少一个实现方式中的特定特征、结构或特性。在本说明书中不同地方出现的“在一个实施例中”并非均指同一个实施例，也不是单独的或选择性的与其他实施例互相排斥的实施例。

[0021] 图2为本发明中的静电保护电路200在一个实施例中的电路示意图。如图2所示的，所述静电保护电路200包括NMOS晶体管NM和PMOS晶体管PM。

[0022] 所述NMOS晶体管NM的源极和栅极连接至第一连接端VSS，其漏极连接至第二连接端VDD，所述PMOS晶体管PM的源极和栅极连接至第二连接端VDD，其衬体端与其源极相连，其漏极与所述NMOS晶体管NM的衬体端相连。

[0023] 图3为图2中的静电保护电路在一个实施例中的版图结构示意图。

[0024] 所述NMOS晶体管NM包括：

[0025] 衬底PSUB；

[0026] 自衬底的上表面向下延伸而成的衬底接触区220，其作为NMOS晶体管NM的衬体端；

[0027] 自衬底的上表面向下延伸而成的第一有源区230，其作为NMOS晶体管NM的漏极；

[0028] 自衬底的上表面向下延伸而成的第二有源区240，所述第一有源区与第二有源区相互间隔，第二有源区作为NMOS晶体管NM的源极；

[0029] 形成于所述衬底的上表面之上的第一栅极250，其中该第一栅极250位于第一有源区230和第二有源区240之间并与第一有源区230和第二有源区240相邻。

[0030] 所述PMOS晶体管PM包括：

[0031] 形成于所述衬底PSUB中的阱区NWELL，第二有源区240较第一有源区210距离所述阱区NWELL更近；

[0032] 自阱区NWELL的上表面向下延伸而成的阱接触区260，其作为PMOS晶体管PM的衬体端；

[0033] 自阱区NWELL的上表面向下延伸而成的第三有源区270和第四有源区280，其中第三有源区270有部分位于阱区内，部分位于衬底PSUB中，第三有源区270与第二有源区240相邻且间隔，第四有源区280较第三有源区270距离第二有源区240更远，第三有源区270作为PMOS晶体管PM的漏极，第四有源区280为PMOS晶体管PM的源极；

[0034] 形成于所述衬底PSUB的上表面之上的第二栅极290，其中该第二栅极290位于第三有源区270和第四有源区280之间并与第三有源区和第四有源区相邻。

[0035] 在该实施例中，衬底PSUB、衬底接触区220、第三有源区270、第四有源区280为P型掺杂，阱区NWELL、第一有源区230、第二有源区240、阱接触区260为N型掺杂。第四有源区280、第二栅极290、阱接触区260、第一有源区230通过接触孔和金属与第二连接端VDD相连，衬底接触区220、第二有源区240通过接触孔和金属与第一连接端VSS相连。

[0036] 本发明中的静电保护电路200尤其适合于PMOS晶体管的击穿漏源电压BVDS低于NMOS晶体管的击穿漏源电压BVDS的工艺。当电源VDD到地VSS之间出现正向ESD冲击电压时，PMOS晶体管PM首先被击穿，从电源VDD到PMOS晶体管PM的漏极出现击穿电流，电流流进NMOS晶体管NM的衬底，NMOS晶体管NM的寄生NPN基极电位上升，使得P型衬底PSUB与NMOS晶体管NM的源极的PN结正偏，这样就触发了寄生NPN导通，电源端VDD的静电荷经过寄生NPN泄放到接地端VSS，可以有效的保护芯片内部电路。

[0037] 通过PMOS晶体管PM的击穿漏源电压触发NMOS晶体管NM的寄生NPN导通，降低ESD器件触发电压，提高ESD保护性能。

[0038] 本发明中的“连接”、“相连”或“相接”等表示电性连接的词语都表示电性的间接或直接连接。上述说明已经充分揭露了本发明的具体实施方式。需要指出的是，熟悉该领域的技术人员对本发明的具体实施方式所做的任何改动均不脱离本发明的权利要求书的范围。相应地，本发明的权利要求的范围也并不仅仅局限于前述具体实施方式。