一种光电二极管制备方法

摘要

本发明公开了一种光电二极管制备方法，属于CIS制造技术领域，步骤包括：提供设置有P型阱区的半导体衬底；在半导体衬底上沉积掩膜层后，刻蚀至半导体衬底的上表面；以剩余的掩膜层为掩膜，对凹槽暴露的半导体衬底进行离子注入工艺，在半导体衬底中形成N型离子注入区；于凹槽的侧壁上制备侧墙后，继续进行非晶化离子注入工艺；去除侧墙及部分位于剩余的N型离子注入区上的掩膜层；刻蚀暴露的位于剩余的N型离子注入区中的半导体衬底，以形成沟槽；在沟槽内填充形成外延层；去除掩膜层和外延层，以形成钉扎层，随后刻蚀形成位于半导体衬底上的传输栅极。上述技术方案的有益效果是：增大工作电流，提升工作速度，增强响应能力和像素能力。

权利要求

1.一种光电二极管制备方法，适用于CIS图像传感器制备工艺中，其特征在于，包括：步骤S1，提供一设置有P型阱区的半导体衬底；

步骤S2，沉积一掩膜层覆盖所述半导体衬底后，刻蚀所述掩膜层至所述半导体衬底的上表面，以在半导体衬底上形成凹槽；

步骤S3，以剩余的掩膜层为掩膜，对所述凹槽暴露的所述半导体衬底进行离子注入工艺，在邻近所述P型阱区的所述半导体衬底中形成N型离子注入区；

步骤S4，于所述凹槽的侧壁上制备侧墙后，继续进行非晶化离子注入工艺，以在所述N型离子注入区中形成非晶化区；

步骤S5，去除所述侧墙及部分位于剩余的N型离子注入区上的掩膜层；

步骤S6，刻蚀暴露的位于剩余的所述N型离子注入区中的所述半导体衬底，以形成沟槽；

步骤S7，在所述沟槽内填充形成一外延层；

步骤S8，去除剩余的所述掩膜层以及部分所述外延层，以形成一钉扎层，并刻蚀形成位于所述半导体衬底上的传输栅极。

2.如权利要求1所述的光电二极管制备方法，其特征在于，所述步骤S1中，在形成所述掩膜层之前，在所述P型阱区内形成一由氮化硅填充的浅沟道隔离。

3.如权利要求1所述的光电二极管制备方法，其特征在于，所述步骤S3中，对所述半导体衬底进行离子注入工艺后，对所述半导体衬底进行退火工艺。

4.如权利要求1所述的光电二极管制备方法，其特征在于，所述步骤S4中，所述侧墙由氧化硅构成。

5.如权利要求1所述的光电二极管制备方法，其特征在于，所述步骤S5中，移除所述侧墙的步骤具体包括：步骤S51，采用湿法刻蚀去除所述侧墙；

步骤S52，采用湿法刻蚀去除部分剩余的所述掩膜层，以扩大所述凹槽暴露的所述N型离子注入区的面积。

6.如权利要求1所述的光电二极管制备方法，其特征在于，所述步骤S6中，刻蚀形成所述沟槽后，对所述非晶化区的离子进行重新结晶，并进行退火工艺。

7.如权利要求1所述的光电二极管制备方法，其特征在于，所述步骤S7中，采用P型离子掺杂的方式形成所述外延层。

8.如权利要求1所述的光电二极管制备方法，其特征在于，所述步骤S1中，在所述半导体衬底与所述掩膜层之间制备一层氧化层，以隔离所述掩膜层与所述半导体衬底。

9.如权利要求8所述的光电二极管制备方法，其特征在于，所述步骤S8具体包括：步骤S81，去除所述掩膜层；

步骤S82，去除位于所述氧化层上方的部分所述外延层，以形成所述钉扎层；

步骤S83，刻蚀形成位于所述N型离子注入区一侧的所述传输栅极，并去除位于所述N型离子注入区另一侧的所述氧化层。

10.如权利要求9所述的光电二极管制备方法，其特征在于，所述步骤S82中，采用化学机械平坦化工艺去除位于所述氧化层上方的部分所述外延层。

说明书

一种光电二极管制备方法

技术领域

[0001] 本发明涉及CIS制造技术领域，尤其涉及一种光电二极管制备方法。

背景技术

[0002] 现有技术中，接触式图像传感器(Contact Image Sensor，CIS)通常用于扫描仪中，是将感光单元紧密排列，直接收集被扫描稿件反射的光线信息的一种图像传感器。

[0003] CIS图像传感器的工作原理简单来说就是通过光照射到透镜后，经过透镜折射到下层硅衬底表面的钉扎层(pinning layer)，钉扎层和位于钉扎层下方的二极管层形成PN结，因而会形成相应的围绕PN结耗尽区。在外部光源的照射作用下，会等同于在钉扎层上施加一个电压，从而增大PN结耗尽区中的电荷。而在控制栅(transfer gate)打开的情况下，位于PN结耗尽区中的电荷可以被带走，以形成CIS的工作电流。

[0004] 现有技术中，在不增大设计尺寸的前提下，PN结耗尽区的面积通常不会被增大，从而无法获得更大的CIS器件工作电流，较小的CIS器件工作电流会限制器件的响应能力以及生成图像的像素能力，并且降低器件的工作速度。

发明内容

[0005] 根据现有技术中存在的问题，即CIS器件中的PN结耗尽区不够大，从而导致其工作电流较小，降低CIS器件的工作速度、响应能力和生成图像的像素能力，现提供一种光电二极管的制备方法，具体包括：

[0006] 一种光电二极管制备方法，适用于CIS图像传感器制备工艺中，其中，包括：

[0007] 步骤S1，提供一设置有P型阱区的半导体衬底；

[0008] 步骤S2，沉积一掩膜层覆盖所述半导体衬底后，刻蚀所述掩膜层至所述半导体衬底的上表面，以在半导体衬底上形成凹槽；

[0009] 步骤S3，以剩余的掩膜层为掩膜，对所述凹槽暴露的所述半导体衬底进行离子注入工艺，在邻近所述P型阱区的所述半导体衬底中形成N型离子注入区；

[0010] 步骤S4，于所述凹槽的侧壁上制备侧墙后，继续进行非晶化离子注入工艺，以在所述N型离子注入区中形成非晶化区；

[0011] 步骤S5，去除所述侧墙及部分位于剩余的N型离子注入区上的掩膜层；

[0012] 步骤S6，刻蚀暴露的位于剩余的所述N型离子注入区中的所述半导体衬底，以形成沟槽；

[0013] 步骤S7，在所述沟槽内填充形成一外延层；

[0014] 步骤S8，去除剩余的所述掩膜层以及部分所述外延层，以形成一钉扎层，并刻蚀形成位于所述半导体衬底上的传输栅极。

[0015] 优选的，该光电二极管制备方法，其中，所述步骤S1中，在形成所述掩膜层之前，在所述P型阱区内形成一由氮化硅填充的浅沟道隔离。

[0016] 优选的，该光电二极管制备方法，其中，所述步骤S3中，对所述半导体衬底进行离子注入工艺后，对所述半导体衬底进行退火工艺。

[0017] 优选的，该光电二极管制备方法，其中，所述步骤S4中，所述侧墙由氧化硅构成。

[0018] 优选的，该光电二极管制备方法，其中，所述步骤S5中，移除所述侧墙的步骤具体包括：

[0019] 步骤S51，采用湿法刻蚀去除所述侧墙；

[0020] 步骤S52，采用湿法刻蚀去除部分剩余的所述掩膜层，以扩大所述凹槽暴露的所述N型离子注入区的面积。

[0021] 优选的，该光电二极管制备方法，其中，所述步骤S6中，刻蚀形成所述沟槽后，对所述非晶化区的离子进行重新结晶，并进行退火工艺。

[0022] 优选的，该光电二极管制备方法，其中，所述步骤S7中，采用P型离子掺杂或P型离子注入的方式形成所述外延层。

[0023] 优选的，该光电二极管制备方法，其中，所述步骤S1中，在所述半导体衬底与所述掩膜层之间制备一层氧化层，以隔离所述掩膜层与所述半导体衬底。

[0024] 优选的，该光电二极管制备方法，其中，所述步骤S8具体包括：

[0025] 步骤S81，去除所述掩膜层；

[0026] 步骤S82，去除位于所述氧化层上方的部分所述外延层，以形成所述钉扎层；

[0027] 步骤S83，刻蚀形成位于所述N型离子注入区一侧的所述传输栅极，并去除位于所述N型离子注入区另一侧的所述氧化层。

[0028] 优选的，该光电二极管制备方法，其特征在于，所述步骤S82中，采用化学机械平坦化工艺去除位于所述氧化层上方的部分所述外延层。

[0029] 上述技术方案的有益效果是：增大PN结耗尽区的面积，从而增大CIS器件的工作电流，提升器件的工作速度，增强器件响应能力和生成图像的像素能力。

附图说明

[0030] 图1是本发明的较佳的实施例中，一种光电二极管制备方法的流程示意图；

[0031] 图2是本发明的较佳的实施例中，在图1的基础上，步骤S5的具体流程示意图；

[0032] 图3是本发明的较佳的实施例中，在图1的基础上，步骤S8的具体流程示意图；

[0033] 图4-12是本发明的较佳的实施例中，在图1-3的基础上，光电二极管制备方法的流程示意图解。

具体实施方式

[0034] 下面结合附图和具体实施例对本发明作进一步说明，但不作为本发明的限定。

[0035] 如图1所示，本发明的较佳的实施例中，一种光电二极管制备方法如图1所示，具体包括：

[0036] 步骤S1，提供一设置有P型阱区的半导体衬底；

[0037] 本发明的较佳的实施例中，如图4所示，首先设置一半导体衬底21，进一步地，该半导体衬底21为N型半导体衬底。

[0038] 随后，本发明的较佳的实施例中，如图4所示，在上述半导体衬底21上设置一P型阱区22。

[0039] 进一步地，本发明的较佳的实施例中，如图4所示，在上述P型阱区中形成一浅沟道隔离221(shallow trench isolation,STI)。

[0040] 本发明的较佳的实施例中，上述浅沟道隔离221由氮化硅(SiN)构成。

[0041] 本发明的较佳的实施例中，上述半导体衬底21为N型衬底。

[0042] 步骤S2，沉积一掩膜层覆盖半导体衬底后，刻蚀掩膜层至半导体衬底的上表面，以在半导体衬底上形成凹槽；

[0043] 本发明的较佳的实施例中，如图4所示，步骤S1后，在半导体衬底21上沉积一层具有刻蚀图案的掩膜层(Photo Mask)24。

[0044] 本发明的较佳的实施例中，上述掩膜层24同样由氮化硅沉积形成。

[0045] 本发明的较佳的实施例中，如图4所示，刻蚀部分掩膜层24直至半导体衬底21上方，以形成一位于半导体衬底21上方的凹槽25。进一步地，本发明的较佳的实施例中，该凹槽25以剩余的掩膜层24为侧壁。该凹槽可以用于限定半导体衬底21暴露于掩膜层24外部的表面。

[0046] 本发明的较佳的实施例中，在半导体衬底21与掩膜层24之间还包括一氧化层222，用于隔离P型阱区22与掩膜层24。

[0047] 步骤S3，以剩余的掩膜层为掩膜，对凹槽暴露的半导体衬底进行离子注入工艺，在邻近P型阱区的半导体衬底中形成N型离子注入区；

[0048] 本发明的较佳的实施例中，仍然如图4所示，通过凹槽25向半导体衬底21内部注入N型离子，随后经过扩散形成如图4所示的N型离子注入区23。

[0049] 进一步地，本发明的较佳的实施例中，如图4所示，上述N型离子注入区23形成于邻近P型阱区22的位置。

[0050] 进一步地，本发明的较佳的实施例中，上述步骤S3中，当完成离子注入工艺后，对半导体衬底21进行退火工艺。

[0051] 步骤S4，于凹槽的侧壁上制备侧墙后，继续进行非晶化离子注入工艺，以在N型离子注入区中形成非晶化区；

[0052] 本发明的较佳的实施例中，如图4所示，经过刻蚀后，掩膜层24实际位于凹槽25的两侧。则如图5所示，在位于凹槽25两侧的掩膜层24上分别形成两个侧墙31。

[0053] 进一步地，本发明的较佳的实施例中，如图5所示，上述侧墙31为半圆形结构，在位于凹槽25暴露的半导体衬底21内的N型离子注入区23上采用上述侧墙31限定一个注入区域32。

[0054] 进一步地，本发明的较佳的实施例中，在上述注入区域32中，向N型离子注入区23内注入非晶化离子。具体而言，采用预非晶化注入(PAI)的方式向N型离子注入区23中注入非晶化离子。本发明的较佳的实施例中，上述位于N型离子注入区23内的非晶化离子以注入区域32为限。因此，本发明的较佳的实施例中，如图6所示，通过上述步骤在N型离子注入区23内形成一非晶化区41。

[0055] 进一步地，本发明的较佳的实施例中，预先注入以形成非晶化区41的非晶化离子可以为硅离子(Si)或者锗离子(Ge)。

[0056] 进一步地，本发明的较佳的实施例中，上述侧墙31由氧化硅(可以为二氧化硅，SiO2)构成。

[0057] 步骤S5，去除侧墙及部分位于剩余的N型离子注入区上的掩膜层；

[0058] 本发明的较佳的实施例中，上述步骤S5具体如图2所示，包括：

[0059] 步骤S51，采用湿法刻蚀去除侧墙；

[0060] 步骤S52，采用湿法刻蚀部分去除位于所述N型离子注入区两侧的掩膜层，以扩大暴露区的表面面积。

[0061] 本发明的较佳的实施例中，具体而言，首先采用湿法刻蚀移除上述侧墙31，移除后的光电二极管结构如图7所示。

[0062] 随后，本发明的较佳的实施例中，如图8所示，采用湿法刻蚀部分去除位于N型离子注入区23两侧的掩膜层24，以使被凹槽25暴露的N型离子注入区23的表面面积增大。

[0063] 步骤S6，刻蚀暴露的位于剩余的N型离子注入区中的半导体衬底，以形成沟槽；

[0064] 本发明的较佳的实施例中，如图9所示，以非晶化区41为基础，在非晶化区41两侧的N型离子注入区23内分别刻蚀形成沟槽61。进一步地，本发明的较佳的实施例中，上述沟槽61以凹槽25为限，即不会刻蚀到掩膜层24下方的N型注入区23内。

[0065] 本发明的较佳的实施例中，在刻蚀形成沟槽61后，对非晶化区41中的非晶化离子进行重新结晶(re-crystallize)，并进行退火处理。

[0066] 本发明的较佳的实施例中，形成的上述沟槽61，其深度应略大于非晶化区41位于N型离子注入区23内的深度。

[0067] 步骤S7，在沟槽内填充形成一外延层；

[0068] 本发明的较佳的实施例中，如图10-11所示，在沟槽61内填充形成外延层(EPI Layer)71。外延层71填满沟槽61，并突出于N型离子注入区23，具体地为位于非晶化区41的上方。

[0069] 进一步地，本发明的较佳的实施例中，形成外延层71直至突出于掩膜层24上方为止。

[0070] 本发明的较佳的实施例中，如图10所示，上述外延层71的表面具有一定的弧度。

[0071] 进一步地，本发明的较佳的实施例中，采用P+离子扩散(P+Doping)或者P+离子注入(Implant，IMP)的方式在沟槽61中形成上述外延层71。

[0072] 本发明的较佳的实施例中，上述外延层71由氮化硅构成。

[0073] 步骤S8，去除剩余的掩膜层以及部分外延层，以形成一钉扎层，并刻蚀形成位于半导体衬底上的传输栅极。

[0074] 本发明的较佳的实施例中，如图11所示，刻蚀掉上述掩膜层24和外延层71，从而形成填充于沟槽61内并部分位于N型离子注入区23上方的钉扎层(Pinning Layer)81。

[0075] 进一步地，本发明的较佳的实施例中，如图3所示，上述步骤S8具体包括：

[0076] 步骤S81，去除掩膜层；

[0077] 步骤S82，去除位于氧化层上方的部分外延层，以形成钉扎层；

[0078] 步骤S83，刻蚀形成位于N型离子注入区一侧的传输栅极，并去除位于N型离子注入区另一侧的氧化层。

[0079] 进一步地，本发明的较佳的实施例中，根据上述步骤，并如图11所示，首先去除掩膜层24，随后去除暴露于氧化层222上方的外延层71，以形成一钉扎层81。进一步地，本发明的较佳的实施例中，上述钉扎层81部分填充于沟槽61中，部分突出于N型离子注入区23上方。。

[0080] 进一步地，本发明的较佳的实施例中，采用化学机械抛光工艺(Chemical Mechanical Polishing，CMP)去除上述外延层71，以形成上述钉扎层81。

[0081] 进一步地，本发明的较佳的实施例中，如图12所示，在上述钉扎层81上制备另外一层掩膜层(未示出)，并刻蚀形成位于N型离子注入区23一侧的传输栅极91。

[0082] 相应地，本发明的较佳的实施例中，如图12所示，去除位于N型离子注入区23另一侧的氧化层222。

[0083] 本发明的较佳的实施例中，保留传输栅极91下方的部分氧化层222，以隔离传输栅极91与半导体衬底21。

[0084] 优选的，本发明的较佳的实施例中，如图12所示，上述传输栅极91位于N型离子注入区23的右侧，因此去除位于N型离子注入区23的左侧的氧化层222。

[0085] 本发明的较佳的实施例中，由于此时钉扎层81与N型离子注入区23之间的接触面为曲面，比现有技术中的平面接触面的面积更大，且经过上述步骤S52的处理，使得N型离子注入区23本身的面积增大，从而增大光电二极管的PN结耗尽区的面积(即钉扎层81与N型离子注入区23之间的接触面积)。因此本发明能够实现在不增大器件的设计尺寸的情况下，通过使钉扎层与N型离子注入区之间的接触面积增大来提升CIS器件工作时的工作电流，从而加快CIS器件的工作速度、增强CIS器件的响应能力和生成图像的像素能力。

[0086] 以上所述仅为本发明较佳的实施例，并非因此限制本发明的实施方式及保护范围，对于本领域技术人员而言，应当能够意识到凡运用本发明说明书及图示内容所作出的等同替换和显而易见的变化所得到的方案，均应当包含在本发明的保护范围内。