一种电路和电子装置

摘要

本发明提供一种电路和电子装置，涉及集成电路领域。该电路包括时钟控制单元、第一触发器和第二触发器，其中，所述时钟控制单元的第一输出端与所述第一触发器的时钟输入端相连，所述时钟控制单元的第二输出端与所述第二触发器的时钟输入端相连，所述第一触发器的输出端与所述第二触发器的数据输入端相连；所述时钟控制单元用于将从其第一输入端输入的第一时钟输入信号和从其第二输入端输入的第二时钟输入信号按先后顺序分别输入到所述第一触发器的时钟输入端和所述第二触发器的时钟输入端。该电路由于包括时钟控制单元，因此不会出现建立时间和保持时间不满足的情况，不会产生亚稳态的问题。本发明的电子装置包括该电路，同样具有上述优点。

权利要求

1.一种电路，其特征在于，包括时钟控制单元、第一触发器和第二触发器，其中，所述时钟控制单元的第一输出端与所述第一触发器的时钟输入端相连，所述时钟控制单元的第二输出端与所述第二触发器的时钟输入端相连，所述第一触发器的输出端与所述第二触发器的数据输入端相连；所述时钟控制单元用于将从其第一输入端输入的第一时钟输入信号和从其第二输入端输入的第二时钟输入信号按先后顺序分别输入到所述第一触发器的时钟输入端和所述第二触发器的时钟输入端；所述时钟控制单元包括第一多路器、第二多路器和反相器，所述第一多路器的使能端通过所述反相器与所述第二多路器的使能端相连；其中，所述第一多路器的使能端或第二多路器的使能端作为所述时钟控制单元的使能端，所述时钟控制单元的使能端通过在所述使能端先后施加不同的使能信号可以将所述第一时钟输入信号和所述第二时钟输入信号按先后顺序分别输入到所述第一触发器的时钟输入端和所述第二触发器的时钟输入端。

2.如权利要求1所述的电路，其特征在于，所述电路按如下方式进行工作：

首先，通过控制施加在所述时钟控制单元的使能端的使能信号使所述第一时钟输入信号选通通过而所述第二时钟输入信号不通过，所述时钟控制单元的第一输出端输出与所述第一时钟输入信号相对应的第一时钟信号，所述第一时钟信号被输入到所述第一触发器的时钟输入端使所述第一触发器工作，从而将从所述第一触发器的数据输入端输入的待处理信号输入到所述第二触发器之中；

然后，通过控制施加在所述时钟控制单元的使能端的使能信号使所述第二时钟输入信号选通通过而所述第一时钟输入信号不通过，所述时钟控制单元的第二输出端输出与所述第二时钟输入信号相对应的第二时钟信号，所述第二时钟信号被输入到所述第二触发器的时钟输入端使所述第二触发器工作，从而对从所述第一触发器输入的信号进行处理。

3.如权利要求1所述的电路，其特征在于，所述第一触发器和所述第二触发器为D触发器。

4.如权利要求1所述的电路，其特征在于，所述第一多路器的输出端用作所述时钟控制单元的第一输出端，所述第二多路器的输出端用作所述时钟控制单元的第二输出端。

5.如权利要求1所述的电路，其特征在于，所述第一时钟输入信号和所述第二时钟输入信号为异步时钟域信号。

6.一种电子装置，其特征在于，所述电子装置包括一种电路，所述电路包括时钟控制单元、第一触发器和第二触发器；其中，所述时钟控制单元的第一输出端与所述第一触发器的时钟输入端相连，所述时钟控制单元的第二输出端与所述第二触发器的时钟输入端相连，所述第一触发器的输出端与所述第二触发器的数据输入端相连；所述时钟控制单元用于将从其第一输入端输入的第一时钟输入信号和从其第二输入端输入的第二时钟输入信号按先后顺序分别输入到所述第一触发器的时钟输入端和所述第二触发器的时钟输入端；所述时钟控制单元包括第一多路器、第二多路器和反相器，所述第一多路器的使能端通过所述反相器与所述第二多路器的使能端相连；其中，所述第一多路器的使能端或第二多路器的使能端作为所述时钟控制单元的使能端，所述时钟控制单元的使能端通过在所述使能端先后施加不同的使能信号可以将所述第一时钟输入信号和所述第二时钟输入信号按先后顺序分别输入到所述第一触发器的时钟输入端和所述第二触发器的时钟输入端。

说明书

一种电路和电子装置

技术领域

[0001] 本发明涉及集成电路领域，具体而言涉及一种电路和电子装置。

背景技术

[0002] 在数字集成电路中，异步时钟域信号之间进行通信时需要对信号进行同步处理。如果信号未同步，触发器的建立时间(setup time)和保持时间(hold time)不满足，就可能产生亚稳态，从而导致采样错误。此时，触发器的输出端Q在有效时钟沿之后比较长的一段时间内处于不确定的状态，在这段时间里触发器的输出端Q端会出现毛刺、振荡或固定的某一电压值，而不是等于数据输入端D的值。

[0003] 由于亚稳态对电路的逻辑功能的影响很大，会导致错误的逻辑，因此，需要消除触发器的亚稳态，使跨时钟域信号能够被正确采样。

[0004] 目前已提出了一些方法来解决亚稳态问题，但都有一定的局限性，可靠性不高。比如：采用两级触发器(或多级触发器)可以将出现亚稳态的几率降低到一个很小的程度，但对于高频还是有一定的风险，并且其带来了对输入信号的延时。其中，图1示出了一种目前普遍采用的处理亚稳态的电路，其在目的时钟域采用两级触发器，可以将出现亚稳态的几率降低，但是并不能完全消除亚稳态。

[0005] 由此可见，现有的电路无法完全消除触发器的亚稳态，会在某些情况下导致跨时钟域信号无法被正确采样。因此，为解决上述技术问题，有必要提出一种新的电路结构。

发明内容

[0006] 针对现有技术的不足，本发明提出一种电路和电子装置，该电路可以完全消除亚稳态，具有高可靠性。

[0007] 本发明的一个实施例提供一种电路，包括时钟控制单元、第一触发器和第二触发器，其中，所述时钟控制单元的第一输出端与所述第一触发器的时钟输入端相连，所述时钟控制单元的第二输出端与所述第二触发器的时钟输入端相连，所述第一触发器的输出端与所述第二触发器的数据输入端相连；所述时钟控制单元用于将从其第一输入端输入的第一时钟输入信号和从其第二输入端输入的第二时钟输入信号按先后顺序分别输入到所述第一触发器的时钟输入端和所述第二触发器的时钟输入端。

[0008] 可选地，所述时钟控制单元包括使能端，通过在所述使能端先后施加不同的使能信号可以将所述第一时钟输入信号和所述第二时钟输入信号按先后顺序分别输入到所述第一触发器的时钟输入端和所述第二触发器的时钟输入端。

[0009] 可选地，所述电路按如下方式进行工作：

[0010] 首先，通过控制施加在所述时钟控制单元的使能端的使能信号使所述第一时钟输入信号选通通过而所述第二时钟输入信号不通过，所述时钟控制单元的第一输出端输出与所述第一时钟输入信号相对应的第一时钟信号，所述第一时钟信号被输入到所述第一触发器的时钟输入端使所述第一触发器工作，从而将从所述第一触发器的数据输入端输入的待处理信号输入到所述第二触发器之中；

[0011] 然后，通过控制施加在所述时钟控制单元的使能端的使能信号使所述第二时钟输入信号选通通过而所述第一时钟输入信号不通过，所述时钟控制单元的第二输出端输出与所述第二时钟输入信号相对应的第二时钟信号，所述第二时钟信号被输入到所述第二触发器的时钟输入端使所述第二触发器工作，从而对从所述第一触发器输入的信号进行处理。

[0012] 可选地，所述第一触发器和所述第二触发器为D触发器。

[0013] 可选地，所述时钟控制单元包括第一多路器、第二多路器和反相器，所述第一多路器的使能端通过所述反相器与所述第二多路器的使能端相连；其中，所述第一多路器的使能端或第二多路器的使能端作为所述时钟控制单元的使能端。

[0014] 可选地，所述第一多路器的输出端用作所述时钟控制单元的第一输出端，所述第二多路器的输出端用作所述时钟控制单元的第二输出端。

[0015] 可选地，所述第一时钟输入信号和所述第二时钟输入信号为异步时钟域信号。

[0016] 本发明的又一个实施例提供一种电子装置，所述电子装置包括一种电路，所述电路包括时钟控制单元、第一触发器和第二触发器；其中，所述时钟控制单元的第一输出端与所述第一触发器的时钟输入端相连，所述时钟控制单元的第二输出端与所述第二触发器的时钟输入端相连，所述第一触发器的输出端与所述第二触发器的数据输入端相连；所述时钟控制单元用于将从其第一输入端输入的第一时钟输入信号和从其第二输入端输入的第二时钟输入信号按先后顺序分别输入到所述第一触发器的时钟输入端和所述第二触发器的时钟输入端。

[0017] 本发明的电路由于包括可以对异步时钟域的不同时钟信号的输入进行控制的时钟控制单元，可以保证在第二触发器工作时第一触发器的时钟输入端不输入时钟信号，因此不会出现建立时间和保持时间不满足的情况，不会产生亚稳态的问题。本发明的电子装置由于包括该电路，同样具有上述优点。

附图说明

[0018] 本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。

[0019] 附图中：

[0020] 图1为现有的一种处理亚稳态的电路；

[0021] 图2为本发明实施例一的电路的原理图；

[0022] 图3为本发明实施例一的电路中的时钟控制单元的一种电路结构图。

具体实施方式

[0023] 在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。

[0024] 应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。

[0025] 应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。

[0026] 在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。

[0027] 为了彻底理解本发明，将在下列的描述中提出详细的原理以及详细的结构，以便阐释本发明的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。

[0028] 实施例一

[0029] 本发明实施例提供一种电路，可以用于消除触发器亚稳态。特别地，该电路针对低频信号跨到高频工作时，可以完全消除亚稳态，稳定并具有高可靠性。

[0030] 下面，参照图2和图3来描述本发明实施例提出的电路的原理和结构。其中，图2为本发明实施例的电路的原理图；图3为本发明实施例的电路中的时钟控制单元的一种电路结构图。

[0031] 如图2所示，本发明实施例的电路包括：时钟控制单元210、第一触发器220和第二触发器230，其中时钟控制单元210的第一输出端与第一触发器220的时钟输入端相连，时钟控制单元210的第二输出端与第二触发器230的时钟输入端相连，第一触发器220的输出端与第二触发器230的数据输入端相连。第一触发器220的数据输入端用于输入待处理信号Din。其中，第一触发器220和第二触发器230可以为D触发器或其他类型的触发器。

[0032] 其中，时钟控制单元210包括第一输入端、第二输入端和使能端(CTRL_EN)；时钟控制单元210用于将从第一输入端输入的第一时钟输入信号(CLK1_IN)和从第二输入端输入的第二时钟输入信号(CLK2_IN)按先后顺序分别输入到第一触发器220的时钟输入端和第二触发器230的时钟输入端。

[0033] 具体地，通过在时钟控制单元210的使能端施加不同的控制信号，可以将从第一输入端输入的第一时钟输入信号(CLK1_IN)从第一输出端输出形成第一时钟信号(CLK1)，以及将从第二输入端输入的第二时钟输入信号(CLK2_IN)从第二输出端输出形成第二时钟信号(CLK2)。

[0034] 在本实施例中，由于第一触发器220与第二触发器230输入的时钟信号不同，分别为第一时钟信号(CLK1)和第二时钟信号(CLK2)，因此，可以认为第一触发器220处于时钟域I，第二触发器230处于时钟域II，如图2所示。本实施例的电路可以将时钟域I中的信号(待处理信号Din)传送到时钟域II之中，且不会产生亚稳态现象，其原理为：首先将时钟域I中的信号存入第一触发器220中，停止时钟域I的时钟(即CLK1)；然后启动时钟域II，处理第一触发器220中的信号(即，待处理信号Din)。

[0035] 具体地，本电路工作的核心思想是分时工作。如图2所示，首先，通过控制施加在时钟控制单元210的使能端(CTRL_EN)的使能信号使第一时钟输入信号(CLK1_IN)选通通过，在时钟控制单元210的第一输出端输出与第一时钟输入信号相对应的第一时钟信号CLK1，第一时钟信号CLK1被输入到第一触发器220的时钟输入端使第一触发器220工作，从而把从第一触发器220的数据输入端输入的待处理信号Din通过第一触发器220输入到第二触发器230之中。此时，时钟控制单元210的第二输出端不会有信号输出(即，不会产生第二时钟信号CLK2)，因而第二触发器230不工作。然后，通过控制施加在时钟控制单元210的使能端(CTRL_EN)的使能信号使第二时钟输入信号(CLK2_IN)选通通过，在时钟控制单元210的第二输出端输出与第二时钟输入信号相对应的第二时钟信号CLK2，第二时钟信号CLK2被输入到第二触发器230的时钟输入端使第二触发器230工作，从而对从第一触发器220的输出端输入的信号(与Din具有对应关系)进行处理。此时，在时钟控制单元210的第一输出端上不会有信号输出(即，不会输出第一时钟信号CLK1)，因此第一触发器220不工作。也就是说，在时钟控制单元210的控制下，第二触发器230工作时第一触发器220的时钟输入端不输入时钟信号CLK1，因此，该电路不会出现建立时间(setup time)和保持时间(hold time)不满足的情况，也就不会产生亚稳态的问题。

[0036] 本实施例的上述电路，针对低频信号跨到高频工作时，可以完全消除亚稳态的问题，性能稳定并具有高可靠性。

[0037] 在本实施例的电路中，通过时钟控制单元210的控制，可以使得该电路按如下方式进行工作：首先，时钟域I(即CLK1)将数据存储到第二触发器230后停止工作；然后，时钟域II(CLK2)开始工作。显然，这一电路设计可以保证CLK2能正确采样到第二触发器230中的数据，不会出现亚稳态的问题。

[0038] 示例性地，图3示出了本发明实施例的电路中的时钟控制单元210的一种电路结构图。如图3所示，该时钟控制单元210是采用多路器(MUX)选择实现CLK1和CLK2分时工作的电路，包括第一多路器2101、第二多路器2102和反相器2103，其中第一多路器2101的使能端通过反相器2103与第二多路器2102的使能端相连，并且第二多路器2102的使能端作为整个时钟控制单元210的使能端(CTRL_EN)。当然，也可以将第一多路器2101的使能端作为整个时钟控制单元210的使能端(CTRL_EN)。

[0039] 由于反相器2103的存在，输入第一多路器2101的使能端的使能信号与输入第二多路器2102的使能端的使能信号不同，因此可以实现第一多路器2101和第二多路器2102在同一时刻不同时输出第一时钟信号(CLK1)和第二时钟信号(CLK2)。

[0040] 具体可以按如下方式对该时钟控制单元210进行设置：先置CTRL_EN为0，使得施加于第一多路器2101的第一输入端的第一时钟输入信号CLK1_IN从第一多路器2101的输出端(作为时钟控制单元210的第一输出端)输出，施加于第二多路器2101的第二输入端的辅助信号Logic0从第二多路器2102的输出端(作为时钟控制单元210的第二输出端)输出；然后置CTRL_EN为1，使得施加于第一多路器2101的第二输入端的辅助信号Logic0从第一多路器2101的输出端(作为时钟控制单元210的第一输出端)输出，施加于第二多路器2101的第一输入端的第二时钟输入信号从第二多路器2102的输出端(作为时钟控制单元210的第二输出端)输出。

[0041] 显然，图3所示的电路结构可以实现本发明实施例的电路中的时钟控制单元210的功能。当然，本发明实施例中的时钟控制单元210还可以采用其他各种可行的电路结构，在此并不进行限定。

[0042] 本发明实施例的电路，由于包括可以对异步时钟域的不同时钟信号的输入进行控制的时钟控制单元210，可以保证在第二触发器230工作时第一触发器220的时钟输入端不输入时钟信号CLK1，因此，不会出现建立时间和保持时间不满足的情况，因而不会产生亚稳态的问题。

[0043] 实施例二

[0044] 本发明实施例提供一种电子装置，其包括实施例一所述的电路。

[0045] 示例性地，所述电路包括时钟控制单元、第一触发器和第二触发器；其中，所述时钟控制单元的第一输出端与所述第一触发器的时钟输入端相连，所述时钟控制单元的第二输出端与所述第二触发器的时钟输入端相连，所述第一触发器的输出端与所述第二触发器的数据输入端相连；所述时钟控制单元用于将从其第一输入端输入的第一时钟输入信号和从其第二输入端输入的第二时钟输入信号按先后顺序分别输入到所述第一触发器的时钟输入端和所述第二触发器的时钟输入端

[0046] 本实施例的电子装置，可以是手机、平板电脑、笔记本电脑、上网本、游戏机、电视机、VCD、DVD、导航仪、照相机、摄像机、录音笔、MP3、MP4、PSP等任何电子产品或设备，也可为任何包括上述电路的中间产品。

[0047] 本发明实施例的电子装置，由于包括上述的电路，因而同样具有上述优点。

[0048] 本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。