薄膜晶体管及其操作方法

摘要

本发明公开了一种薄膜晶体管及其操作方法，该薄膜晶体管包括基板、底栅极、通道层、源极与漏极以及顶栅极。底栅极配置于基板上。通道层位于底栅极上。源极与漏极位于通道层的两侧上。顶栅极位于通道层与源极与漏极上，其中通道层位于底栅极与顶栅极之间，其中底栅极与顶栅极电性分离。

权利要求

1.一种薄膜晶体管的操作方法，该薄膜晶体管，一基板；

一底栅极，配置于该基板上方；

一通道层，配置于该底栅极上方；

一源极与一漏极，电性耦接该通道层；以及一顶栅极，位于该通道层与该源极与该漏极上方，其特征在于，该操作方法包括：该底栅极用以接收一第一电位，该顶栅极用以接收一第二电位，且该第二电位小于该第一电位而关闭该薄膜晶体管。

2.一种薄膜晶体管的操作方法，该薄膜晶体管，包括：一基板；

一底栅极，配置于该基板上方；

一通道层，位于该底栅极上方；

一源极与一漏极，电性耦接该通道层；以及一顶栅极，位于该通道层与该源极与该漏极上，其中该通道层位于该底栅极与该顶栅极之间，该底栅极与该顶栅极电性分离，其特征在于，该操作方法包括：

使该底栅极接收一接地电压，同时使该顶栅极接收一小于该接地电压的电压，以关闭该薄膜晶体管。

3.如权利要求2所述的薄膜晶体管的操作方法，其特征在于，还包括使该顶栅极接收一接地电压，同时使该底栅极接收一大于该接地电压的电压，以开启该薄膜晶体管。

4.如权利要求2或3所述的薄膜晶体管的操作方法，其特征在于，该底栅极与该顶栅极之间的电压差至少等于或大于该晶体管的临界电压以关闭该薄膜晶体管。

5.如权利要求2或3所述的薄膜晶体管的操作方法，其特征在于，该底栅极与该顶栅极之间的电压差至少等于或大于该晶体管的临界电压以开启该薄膜晶体管。

6.如权利要求2所述的薄膜晶体管的操作方法，其特征在于，该底栅极与该顶栅极分别与不同扫描线连接。

7.如权利要求2所述的薄膜晶体管的操作方法，其特征在于，该顶栅极与该通道层在一投影方向上的重叠区域的重叠宽度至少大于1μm。

说明书

薄膜晶体管及其操作方法

技术领域

[0001] 本发明是有关于一种主动元件及其操作方法，且特别是有关于一种薄膜晶体管及其操作方法。

背景技术

[0002] 平面显示器主要包括具有多个切换元件的阵列基板以及对向基板。一般来说，切换元件包括栅极、通道层以及与通道层电性耦接的源极与漏极。切换元件可以是非晶硅(a-Si)薄膜晶体管、低温多晶硅薄膜晶体管、有机薄膜晶体管或氧化物半导体(oxide semiconductor)薄膜晶体管等。

[0003] 然而，在薄膜晶体管的操作中，薄膜晶体管容易受到背光光源、环境的蓝光或紫外光照射等影响，而产生临界电压(Threshold Voltage,Vth)偏移的问题，进而影响到薄膜晶体管的电特性与稳定性。

发明内容

[0004] 本发明提供一种薄膜晶体管，包括分别接收不同电位的底栅极与顶栅极。

[0005] 本发明提供另一种薄膜晶体管，包括电性分离的底栅极与顶栅极。

[0006] 本发明另提供一种薄膜晶体管的操作方法，包括同时给予底栅极与顶栅极不同电压以关闭或开启薄膜晶体管。

[0007] 本发明的薄膜晶体管包括基板、底栅极、通道层、源极与漏极以及顶栅极。底栅极配置于基板上。通道层位于底栅极上。源极与漏极位于通道层的两侧上。顶栅极位于通道层与源极与漏极上，其中底栅极用以接收第一电位，顶栅极用以接收第二电位，且第二电位小于第一电位以关闭薄膜晶体管。

[0008] 本发明的薄膜晶体管包括基板、底栅极、通道层、源极与漏极以及顶栅极。底栅极配置于基板上。通道层位于底栅极上。源极与漏极位于通道层的两侧上。顶栅极位于通道层与源极与漏极上，其中通道层位于底栅极与顶栅极之间，其中底栅极与顶栅极电性分离。

[0009] 在本发明的一实施例中，上述的底栅极与顶栅极分别与不同扫描线连接。

[0010] 在本发明的一实施例中，上述的底栅极用以接收接地电压，同时顶栅极用以接收小于接地电压的电压以关闭薄膜晶体管。

[0011] 在本发明的一实施例中，上述的顶栅极用以接收接地电压，同时底栅极用以接收大于接地电压的电压以开启薄膜晶体管。

[0012] 在本发明的一实施例中，上述的顶栅极与通道层在投影方向上的重叠区域的重叠宽度至少大于1μm。

[0013] 本发明的上述薄膜晶体管的操作方法包括以下步骤：使底栅极接收接地电压，同时使顶栅极接收小于接地电压的电压，以关闭薄膜晶体管。

[0014] 在本发明的一实施例中，还包括使顶栅极接收接地电压，同时使底栅极接收大于接地电压的电压，以开启薄膜晶体管。

[0015] 在本发明的一实施例中，上述的底栅极与顶栅极之间的电压差至少等于或大于晶体管的临界电压以关闭薄膜晶体管。

[0016] 在本发明的一实施例中，上述的底栅极与顶栅极之间的电压差至少等于或大于晶体管的临界电压以开启薄膜晶体管。

[0017] 基于上述，本发明的薄膜晶体管具有电性分离的底栅极与顶栅极或接收不同电位的底栅极与顶栅极，其中底栅极主导开启晶体管，顶栅极主导关闭晶体管。如此一来，可以改善薄膜晶体管的临界电压发生偏移的问题，使得薄膜晶体管具有较佳的电特性与稳定性。

[0018] 为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合所附图式作详细说明如下。

附图说明

[0019] 图1是依照本发明的一实施例的一种薄膜晶体管的示意图；

[0020] 图2是根据图1的薄膜晶体管应用于显示器中的等效电路示意图；

[0021] 图3为图1的薄膜晶体管在驱动下，与底栅极电性耦接的扫描线及与顶栅极电性耦接的扫描线的时序信号示意图；

[0022] 图4是本发明之图1的薄膜晶体管的漏极电流对底栅极电压(Id-Vbg)的关系图；

[0023] 图5A是现有的薄膜晶体管的漏极电流对底栅极电压(Id-Vbg)的关系图；

[0024] 图5B是本发明的图1的薄膜晶体管的漏极电流对底栅极电压(Id-Vbg)的关系图。

[0025] 100：薄膜晶体管

[0026] 102：基板

[0027] 104：栅绝缘层

[0028] 110：底栅极

[0029] 120：通道层

[0030] 122：蚀刻终止层

[0031] 132：源极

[0032] 134：漏极

[0033] 136：保护层

[0034] 140：顶栅极

[0035] 510～550：曲线

[0036] e1：第一边缘

[0037] e2：第二边缘

[0038] CGD：栅极/漏极电容

[0039] CST：储存电压

[0040] CLC：液晶电容

[0041] Dpj：投影方向

[0042] Da：方向

[0043] DL：数据线

[0044] ON：开启

[0045] OFF：关闭

[0046] SLn、SLn’、SLn+1：扫描线

[0047] Vcom：共享电位

[0048] VGND：接地电压

[0049] VON、VOFF：电压

具体实施方式

[0050] 本申请中所用的用语一般具有其在本申请背景领域中的通常意思，以及其在特定背景中使用时的意义。某些特定用以描述本揭示的用语将于后定义及讨论，或是在说明书中的其他地方讨论，以供做为本领域技术人员了解本揭示说明。除此之外，同一事物可能会以超过一种方式来说明，其意义应了解为可选择是多种说明方式的其中之一或整体意思。因此，在本文中会使用可替换性的语言以及同义词来表现任何一个或多个的用语，不论此用语是否有在本文中进行精辟的阐述或是讨论，使用可替换性的语言以及同义词均不具特定意义。本揭示提供某些用语的同义词。一或多个常用的同义词并不排除其他同义词的使用。本说明书中任何部分所提到的例子，包含所讨论的任何用语的例子，均仅用来说明，并无限制本揭示的范围及意义或是任何当作例子来说明的用语。同样地，本揭示也不受限于本说明书所提供的各种实施例。

[0051] 可被理解的是，当称一元件(电性)耦接于另一元件时，其可为直接(电性)耦接其他元件、或有介于其中间之元件。相反地，当称一元件直接(电性)耦接于另一元件时，并无介于中间之元件出现。如于本文所使用，用语「和/或」包含一个或多个相关之列出项目的任一与所有组合。

[0052] 另一可被理解的是，本文对于信号传递或提供的描述，经传输的信号实际上可能会产生衰减或失真，但仍与传输之前的信号具有对应的关系，而可在工程上传递默认的信息，因此，通常不因传输过程中产生的衰减或失真情形而排除信号发射端与信号接收端两信号的对应关系。

[0053] 另一可被理解的是，当称一元件位于另一元件上(on,above or over)时，其可为直接位于其他元件上、或有介于其中间之元件。相反地，当称一元件直接位于另一元件上时，并无介于中间之元件出现。相应的，其他相对位置的指称，例如「上」或「之上」，也可以具有相应的理解。

[0054] 另一可被理解的是，虽然在本揭示使用「第一」、「第二」和「第三」等用语来描述各种元件、零件、区域、层和/或部分，但此些用语不应限制此些元件、零件、区域、层和/或部分。此些用语仅用以区别一元件、零件、区域、层和/或部分与另一元件、零件、区域、层和/或部分。因此，可在不偏离本揭示所教示的情况下，将以下讨论之第一元件、零件、区域、层和/或部分称为第二元件、零件、区域、层和/或部分。

[0055] 于本文所使用的用语仅用于描述特定实施例的目的，并非用以限制本申请。如于本文所使用，除非内容清楚指定，单数形式「一」与「该」亦欲包含复数形式。将进一步了解的是，用语「包含」或「具有」应用在说明书中时，明确说明所述特征、区域、整体、步骤、操作、元素、及/或构件的存在，但并未排除一或更多其他特征、区域、整体、步骤、操作、元件、零件及/或其族群的存在或加入。

[0056] 此外，相对用语例如「下」或「底部」、「上」或「顶部」、和「左」或「右」，于本文中可用以描述如图中所绘示的一元件与另一元件的关系。可被理解的是，除了图中所描绘的方位外，相对用语意欲包含元件的不同方位。例如：若图中的元件翻转，被描述为在此另一元件的「下」侧的元件接下来将位于此另一元件的「上」侧的方位。因此，例示性用语「下」根据图的特定方位可包含「下」和「上」的两方位。相同地，若图中的元件翻转，被描述为在另一元件「之下」或「下方」的元件接下来将位于此另一元件「上方」的方位。因此，例示性用语「之下」或「下方」可包含上方和下方的两方位。

[0057] 除非另有定义，否则在本文中所使用之所有用语(包含科技与科学用语)具有相同于熟悉本申请所属技术领域者所广为了解的意义。可进一步被理解的是，例如由常用辞典所定义等用语，应解释成具有与他们在相关领域和本揭露上下文中一致的意义，且将不会被以理想化或过度正式的意义来加以解读，除非在本文中被特别定义。

[0058] 如在本文中所使用的用语「大约」、「约」或「近乎」应大体上意指在给定值或范围的百分之二十以内，较佳为在百分之十以内，更佳为在百分之五以内。在此所提供的数量为近似，意指若无特别陈述，可以用语「大约」、「约」或「近乎」加以表示。如在本文中所使用的用语「实质上」、「本质上」或「基本上」为反映工艺上的局限，或者是对于本揭示在明显变化下，仍然能够有效的运作的情形。并且，应了解到，根据本申请的启示，技术人员实施本申请中的实施例时，可能因为工艺上的局限而使其实施的结果与本揭示中的实施例有所改变，但技术人员应认知到其实施结果与揭示中的实施例「实质上」或「本质上」相同。

[0059] 图1是依照本发明的一实施例的一种薄膜晶体管的示意图。薄膜晶体管100包括基板102、底栅极110、通道层120、源极132与漏极134以及顶栅极140。基板102的材质例如是玻璃、石英、有机聚合物、不透光材料或是其他可适用的材料，其中不透光材料可为导电材料、圆片、陶瓷或其他可适用的材料。

[0060] 底栅极110配置于基板102上。在本实施例中，底栅极110的材质例如是金属材料、其他导电材料或是金属材料与其他导电材料的堆栈层。金属材料可为铝、铜、钼、钛等，其他导电材料可为合金、金属材料的氮化物、金属材料的氧化物、金属材料的氮氧化物、或其他合适的材料等。在本实施例中，薄膜晶体管100更包括栅绝缘层104，配置于基板102与底栅极110之间。在本实施例中，栅绝缘层104例如是全面性覆盖于基板102以及底栅极110上。在本实施例中，栅绝缘层104之材质例如为氧化硅、氮化硅、氮氧化硅或其他介电材料。

[0061] 通道层120位于底栅极110上。在本实施例中，通道层120的材质例如是金属氧化物半导体、非晶硅、多晶硅、低温多晶硅、磊晶硅、有机半导体、其他合适的半导体材料或者是上述至少二者的堆栈层等。金属氧化物半导体可以是铟锡氧化物(ITO)、铟锌氧化物(IZO)、铝锡氧化物(ATO)、铝锌氧化物(AZO)、铟镓氧化物(IGO)、铟锗锌氧化物(IGZO)或其他合适的金属氧化物。

[0062] 源极132与漏极134位于通道层120的两侧上。在本实施例中，源极132与漏极134例如是位于底栅极110上方的通道层120的两侧上，源极132与漏极134可电性耦接通道层120。在本实施例中，源极132与漏极134的材质例如是金属材料、其他导电材料或是金属材料与其他导电材料的堆栈层。金属材料可为铝、铜、钼、钛等，其他导电材料可为合金、金属材料的氮化物、金属材料的氧化物、金属材料的氮氧化物、或其他合适的材料等。在本实施例中，薄膜晶体管100更包括蚀刻终止层122，配置于通道层120及源极132与漏极134之间。蚀刻终止层122之材质例如是有机、无机或二者的混合材料。

[0063] 顶栅极140位于通道层120与源极132与漏极134上，其中通道层120位于底栅极110与顶栅极140之间。在本实施例中，底栅极110与顶栅极140例如是电性分离。在本实施例中，底栅极110例如是用以接收第一电位，顶栅极用140例如是用以接收第二电位，且第二电位小于第一电位以关闭薄膜晶体管100，此部分将于后文中详细描述。在本实施例中，顶栅极140的材质例如是金属材料、其他导电材料或是金属材料与其他导电材料的堆栈层。金属材料可为铝、铜、钼、钛等，其他导电材料可为合金、金属材料的氮化物、金属材料的氧化物、金属材料的氮氧化物、或其他合适的材料等。在本实施例中，薄膜晶体管100更包括保护层
136，配置于顶栅极140与源极132与漏极134之间。在本实施例中，保护层136例如是全面性覆盖于基板102、底栅极110、通道层120以及源极132与漏极134上。在本实施例中，保护层
136的材质例如为氧化硅、氮化硅、氮氧化硅或其他介电材料。

[0064] 在本实施例中，薄膜晶体管100例如是包括依序堆栈于基板102上的底栅极110、通道层120、源极132与漏极134以及顶栅极140。在本实施例中，顶栅极140与通道层120在投影方向Dpj上具有重叠区域(即图1的两虚线之间的区域)，重叠区域的重叠宽度W至少大于1μm。重叠宽度W例如是指在垂直于投影方向Dpj的方向Da上，顶栅极140与通道层120的重叠区域的第一边缘e1至顶栅极140与通道层120的重叠的第二边缘e2之间的距离，其中第一边缘e1与第二边缘e2位于相对两侧。在本实施例中，投影方向Dpj例如是顶栅极140与通道层120的堆栈方向，诸如z方向，方向Da例如是x方向。在另一实施例中，当，投影方向Dpj例如是z方向，方向Da也可以是y方向。在此，重叠宽度W可以是顶栅极140的全部宽度与部分宽度，也就是说，顶栅极140与通道层120可以实质上完全重叠(如图1所示)或顶栅极140与通道层120实质上至少部分重叠，上述重叠宽度W通常指顶栅极140的短边方向的垂直宽度。顶栅极140可以整个位于通道层120的中间部分的上方或者是位于通道层120的一侧的上方，或者是，顶栅极140也可以有一部分未与通道层120重叠而超出通道层120的边缘，也就是说，顶栅极140至少与通道层120具有重叠部分即可。

[0065] 图2是根据图1的薄膜晶体管应用于显示器中的等效电路示意图。请参照图2，在本实施例中，底栅极110与顶栅极140例如是与不同扫描线SLn、SLn’电性耦接，其中底栅极110例如与扫描线SLn电性耦接，顶栅极140例如与扫描线SLn’电性耦接。源极132与漏极134例如是与数据线DL电性耦接。也就是说，薄膜晶体管100为使用四端点的双栅极元件。其中，底栅极110与顶栅极140电性分离，因此底栅极110与顶栅极140分别为独立的操作端点，CGD为栅极/漏极电容，CST为储存电压，CLC为液晶电容，Vcom为共享电位。

[0066] 请参照图3，其为图1的薄膜晶体管在驱动下，与底栅极110电性耦接的扫描线及与顶栅极140电性耦接的扫描线的时序信号示意图。在本实施例中，当数据线DL提供一数据信号并且同时对扫描线SLn及扫描线SLn’分别提供驱动信号时，此时顶栅极140用以接收接地电压VGND，同时底栅极110用以接收大于接地电压VGND的电压VON以开启(导通)薄膜晶体管100。也就是说，在开启(ON)操作时，顶栅极140例如是接地，同时例如是给予底栅极110正偏压。而后，底栅极110用以接收一接地电压VGND，同时顶栅极140用以接收一小于接地电压VGND的电压VOFF(即负偏压)以关闭薄膜晶体管100，换言之，在薄膜晶体管100关闭时，底栅极110接收的电位大于顶栅极140接收的电位。也就是说，在关闭(OFF)操作时，底栅极110例如是接地，同时例如是给予顶栅极140负偏压。因此，底栅极110主导开启晶体管100，顶栅极
140主导关闭晶体管100。在本实施例中，底栅极110与顶栅极140之间的电压差至少等于或大于晶体管的临界电压Vth，诸如至少等于或大于15伏特(V)，以开启薄膜晶体管100。在本实施例中，底栅极110与顶栅极140之间的电压差例如至少等于或大于晶体管的临界电压Vth，诸如至少等于或大于10伏特，以关闭薄膜晶体管100。在本实施例中，接地电压VGND例如是0伏特，电压VON例如是15伏特，电压VOFF例如是-10伏特。

[0067] 图4是本发明的图1的薄膜晶体管的漏极电流对底栅极电压(Id-Vbg)的关系图。在图4中，左边曲线的顶栅极电压(Vtg)为0伏特，而右边曲线的顶栅极电压(Vtg)为-10伏特。由图4可知，当顶栅极电压(Vtg)为0伏特，而底栅极电压(Vbg)为15伏特时能开启薄膜晶体管(例如图中所示ON的部分)，而当底栅极电压(Vbg)为0伏特，而顶栅极电压(Vtg)为-10伏特时能关闭薄膜晶体管(例如图中所示OFF的部分)。由此可知，本发明的薄膜晶体管的开启(ON)由底栅极操作，而薄膜晶体管的关闭(OFF)由顶栅极操作。在开启(ON)操作时，顶栅极
140例如是接地，同时例如是给予底栅极110正偏压。在关闭(OFF)操作时，底栅极110例如是接地，同时例如是给予顶栅极140负偏压。

[0068] 图5A是对现有的薄膜晶体管进行负偏压照光压力测试(negative  bias illumination stress(NBIS)test)的漏极电流对底栅极电压(Id-Vbg)的关系图，图5B是对本发明的图1的薄膜晶体管进行负偏压照光压力测试的漏极电流对底栅极电压(Id-Vbg)的关系图，其中510为初始的曲线，以及520至550分别为给予压力100、200、500以及1000秒的曲线。习知的薄膜晶体管亦包括底栅极与顶栅极，其与本发明的薄膜晶体管的主要不同处在于，现有的薄膜晶体管的底栅极与顶栅极电性耦接，因此薄膜晶体管的开启与关闭皆由底栅极主导，而本发明的薄膜晶体管的底栅极与顶栅极电性分离，因此薄膜晶体管的开启与关闭分别由底栅极与顶栅极主导。在本实验例中，负偏压照光压力测试是对薄膜晶体管施加负偏压以激发背光发光，而后进行量测。由图5A可知，当给予底栅极长时间的负偏压并照光后，现有的薄膜晶体管的漏极在底栅极电压(Vbg)驱动下，其漏极电流(Id)均匀度发生严重偏移(如箭头所示)且不稳。这是因为现有的薄膜晶体管的关闭由底栅极操作，容易导致电洞被捕获(trap)在栅绝缘层中以与门绝缘层与通道层的接口处，如此使得薄膜晶体管的临界电压有负偏的现象产生，此导致元件易劣化。

[0069] 根据图5B可知，本发明得薄膜晶体管的漏极在底栅极电压驱动下具有稳定且较佳的电流均匀度。其原因之一为本发明之薄膜晶体管的关闭是由顶栅极独立操作，因此即使电洞在关闭期间被捕获在蚀刻终止层中以及蚀刻终止层与通道层的接口处，只要给予顶栅极负偏压就可以将通道关闭而阻断电流，因此不会影响到底栅极进行开启薄膜晶体管的操作，故大幅改善薄膜晶体管的临界电压的偏移现象。

[0070] 综上所述，本发明的薄膜晶体管具有电性分离的底栅极与顶栅极，其中底栅极主导开启晶体管，顶栅极主导关闭晶体管。举例来说，使底栅极接收一接地电压，同时使顶栅极接收一小于接地电压的电压(即负偏压)，以关闭薄膜晶体管。使顶栅极接收一接地电压，同时使底栅极接收一大于接地电压的电压(即正偏压)，以开启薄膜晶体管。也就是说，底栅极与顶栅极独立地开启与关闭晶体管，因此即使电洞被捕获在蚀刻终止层中以及蚀刻终止层与通道层的接口处，也较不会影响晶体管的关闭操作。因此，可以改善薄膜晶体管因负偏压照光所致的临界电压偏移现象，使得薄膜晶体管具有较佳的电特性与稳定性。

[0071] 虽然本发明已以实施例揭露如上，然其并非用以限定本发明，任何所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，故本发明的保护范围当视后附的权利要求书保护范围所界定者为准。