刻蚀方法

摘要

本发明提供了一种刻蚀方法，包括：在半导体基底上形成第一掩模层后，在所述第一掩模层上形成第二掩模层，并在所述第二掩模层内形成第一开口后，对露出于所述第一开口露出的第一掩模层进行硬化处理，在所述第一掩模层内形成硬化层；之后沿着所述第一开口刻蚀所述硬化层，在所述硬化层中形成第二开口，基于所述硬化层具有较大硬度，使靠近所述第一开口的侧壁部分的硬化层的刻蚀速率小于靠近所述第一开口的中心部分的硬化层的刻蚀速率，从而使所述第二开口具有倾斜侧壁且顶端尺寸大于底部尺寸，进而后续以剩余硬化层为掩模刻蚀所述半导体基底形成第三开口后，有效减小所述第三开口尺寸。

权利要求

1.一种刻蚀方法，其特征在于，包括：

提供半导体基底；

在所述半导体基底上形成第一掩模层；

在所述第一掩模层上形成第二掩模层；

在所述第二掩模层内形成第一开口，所述第一开口露出部分所述第一掩模层；

对所述第一开口露出的第一掩模层进行硬化处理，形成硬化层；

在所述硬化层中形成第二开口，使所述第二开口具有倾斜侧壁且第二开口的顶端尺寸大于底部尺寸；

以剩余硬化层为掩模刻蚀所述半导体基底形成第三开口。

2.如权利要求1所述的刻蚀方法，其特征在于，在所述硬化层中形成第二开口后，剩余硬化层自所述第一开口的侧壁至所述第一开口中心位置厚度逐渐减小。

3.如权利要求1所述的刻蚀方法，其特征在于，所述第一掩模层的材料为高分子有机材料。

4.如权利要求1所述的刻蚀方法，其特征在于，所述第一掩模层为底部抗反射层。

5.如权利要求1所述的刻蚀方法，其特征在于，对所述第一开口露出的第一掩模层表面进行硬化处理的方法为电子束辐射工艺。

6.如权利要求5所述的刻蚀方法，其特征在于，所述电子束辐射工艺的步骤包括：电压为300V～2000V，电流为1PA～60PA，辐射时间为1ms～60s，电子能量为0.3kev～2kev。

7.如权利要求1所述的刻蚀方法，其特征在于，所述硬化层与第一掩模层的厚度比为1:

5～1:1。

8.如权利要求1所述的刻蚀方法，其特征在于，所述硬化层的厚度为10纳米～200纳米。

9.如权利要求1所述的刻蚀方法，其特征在于，在所述硬化层中形成第二开口的步骤包括：采用干法刻蚀工艺刻蚀所述硬化层，以形成所述第二开口。

10.如权利要求9所述的刻蚀方法，其特征在于，刻蚀所述硬化层的步骤包括：采用含有氧气的气体作为刻蚀气体，或是采用含有氮气和氢气的气体作为刻蚀气体。

11.如权利要求1所述的刻蚀方法，其特征在于，所述第二掩模层为光刻胶掩模层；

在所述第二掩模层内形成第一开口的步骤为，采用曝光显影工艺在所述第二掩模层内形成所述第一开口。

说明书

刻蚀方法

技术领域

[0001] 本发明涉及半导体技术领域，尤其是涉及一种刻蚀方法。

背景技术

[0002] 光刻和刻蚀步骤是半导体制造过程中的非常重要的工艺。参考图1，示出了现有技术一种光刻工艺的示意图。光刻工艺包括：在晶圆10上形成光刻胶层后，对光刻胶层进行曝光、显影处理，将掩模板上的图案转移至光刻胶层上，从而形成光刻胶掩模11，图1中所述光刻胶掩模具有图案开口12。刻蚀是指以光刻胶掩模11为掩模，沿着图案开口12刻蚀晶圆10，以在晶圆10内形成图案的工艺。

[0003] 随着半导体技术发展，半导体器件特征尺寸(Critical Dimension，CD)越来越小，半导体器件的集成度不断增加。为此，晶圆10上所形成图案的密度不断增加，而图案的尺寸不断减小。而晶圆10的图案的密度和尺寸取决于光刻胶掩模内的图案开口密度和尺寸，为了提高晶圆10上所形成图案密度，相应地，必须提高在光刻工艺中，光刻胶掩模11内的图案密度。

[0004] 现有的光刻工艺中，光刻胶掩模11中的图案密度和开口尺寸主要取决于曝光采用射线波长、曝光所用的镜片的折射率、掩模板上的图案尺寸以及曝光仪器的精度等因素。然而，随着半导体技术发展，受限于仪器精度以及光刻胶本身特性限制(如光刻胶中不能形成密度过高的图案开口)，仅仅通过上述因素调整已无法满足形成高密度图案的要求。为此，本领域的技术人员开始通过工艺改进以提高光刻质量。

[0005] 为了提高晶圆上的图案开口的密度，如图2所示，可先在晶圆10上形成硬掩模材料层(图中未显示)，对硬掩模材料层进行上述光刻和刻蚀工艺以形成包括开口15的硬掩模17后，在所述硬掩模17上形成另一光刻胶层13，并经另一光刻工艺在所述光刻胶层13上形成图案开口14；之后，结合参考图3，沿着所述图案开口14刻蚀所述硬掩模12，在硬掩模12上形成新的开口图案16，从而提高光刻胶上形成的开口密度，进而提高硬掩模12上的开口密度，之后以所述硬掩模12为掩模刻蚀所述晶圆10。

[0006] 上述工艺，相当于通过增加所述光刻、刻蚀工艺的次数，以形成图案开口密度更高的掩模，之后以该掩模为掩模刻蚀晶圆10，以在晶圆10上获得密度更高、精度更高的图案。

[0007] 但仅通过增加所述光刻、刻蚀工艺的次数不仅增加工艺工序，提高工艺成本。此外，最终形成于晶圆10的尺寸同样受限于光刻胶掩模内的图案开口尺寸。为此，如何获得更小尺寸的图案是本领域技术人员亟需解决的问题。

发明内容

[0008] 本发明解决的问题是提供一种刻蚀方法，以减小刻蚀晶圆后形成的图案的尺寸。

[0009] 为解决上述问题，本发明提供一种刻蚀方法，包括：

[0010] 提供半导体基底；

[0011] 在所述半导体基底上形成第一掩模层；

[0012] 在所述第一掩模层上形成第二掩模层；

[0013] 在所述第二掩模层内形成第一开口，所述第一开口露出部分所述第一掩模层；

[0014] 对所述第一开口露出的第一掩模层进行硬化处理，形成硬化层；

[0015] 在所述硬化层中形成第二开口，使所述第二开口具有倾斜侧壁且第二开口的顶端尺寸大于底部尺寸；

[0016] 以剩余硬化层为掩模刻蚀所述半导体基底形成第三开口。

[0017] 可选地，在所述硬化层中形成第二开口后，剩余硬化层自所述第一开口的侧壁至所述第一开口中心位置厚度逐渐减小。

[0018] 可选地，所述第一掩模层的材料为高分子有机材料。

[0019] 可选地，所述第一掩模层为底部抗反射层。

[0020] 可选地，对所述第一开口露出的第一掩模层表面进行硬化处理的方法为电子束辐射工艺。

[0021] 可选地，所述电子束辐射工艺的步骤包括：电压为300V～2000V，电流为1PA～60PA，辐射时间为1ms～60s，电子能量为0.3kev～2kev。

[0022] 可选地，所述硬化层与第一掩模层的厚度比为1:5～1:1。

[0023] 可选地，所述硬化层的厚度为10纳米～200纳米。

[0024] 可选地，在所述硬化层中形成第二开口的步骤包括：采用干法刻蚀工艺刻蚀所述硬化层，以形成所述第二开口。

[0025] 可选地，刻蚀所述硬化层的步骤包括：采用含有氧气的气体作为刻蚀气体，或是采用含有氮气和氢气的气体作为刻蚀气体。

[0026] 可选地，所述第二掩模层为光刻胶掩模层；

[0027] 在所述第二掩模层内形成第一开口的步骤为，采用曝光显影工艺在所述第二掩模层内形成所述第一开口。

[0028] 与现有技术相比，本发明的技术方案具有以下优点：

[0029] 在所述第一掩模层上的第二掩模层内形成第一开口后，对露出于所述第一开口内的第一掩模层表面进行硬化处理形成硬化层，从而提高露出于所述第一开口的第一掩模层(即硬化层)的硬度，因此，在沿着所述第一开口刻蚀所述第一掩模层(即硬化层)时，增加了靠近第一开口中心位置的硬化层与靠近所述第一开口侧壁部分的硬化层的刻蚀速率差异，使靠近所述第一开口的侧壁部分的硬化层的刻蚀速率小于靠近所述第一开口的中心部分的硬化层的刻蚀速率，从而在刻蚀所述硬化层后，使形成于所述硬化层中的第二开口具有倾斜侧壁且顶端尺寸大于底部尺寸，即减小了所述半导体基底上方掩模的开口尺寸，从而后续以剩余硬化层为掩模刻蚀所述半导体基底后，可有效减小后续形成于所述半导体基底内的第三开口的尺寸。

[0030] 进一步可选地，第一掩模层为底部抗反射层，在所述硬化处理后，可在所述底部抗反射材料层内形成硬化层，在半导体领域的刻蚀工艺中，在半导体基底上形成抗反射层的应用为本领域成熟工艺，本发明在不增加额外的材料层的基础上，通过对露出第二掩模开口处的底部抗反射材料层进行硬化处理，以获得高硬度的硬化层，从而简化形成硬化层的工艺，进而简化刻蚀工艺流程，降低工艺成本低。

附图说明

[0031] 图1至图3现有一种刻蚀方法的结构示意图；

[0032] 图4至图8为本发明刻蚀方法一实施例的结构示意图；

[0033] 图9和图10为本发明刻蚀方法另一实施例的结构示意图。

具体实施方式

[0034] 如背景技术所述，随着半导体器件特征尺寸越来越小，半导体器件的集成度不断增加，对减小半导体各部件的尺寸提出新的要求。为此，如何突破现有的仪器精度以及材料本身特性限定，以进一步降低半导体基底内的开口尺寸是一个新的挑战。

[0035] 为此，本发明提供了一种刻蚀方法，包括：在半导体基底上形成第一掩模层后，在所述第一掩模层上形成第二掩模层，并在所述第二掩模层内形成第一开口后，对露出于所述第一开口露出的第一掩模层进行硬化处理，在所述第一掩模层内形成硬化层；之后沿着所述第一开口刻蚀所述硬化层，在所述硬化层中形成第二开口，使所述第二开口具有倾斜侧壁且顶端尺寸大于底部尺寸，并以剩余硬化层为掩模刻蚀所述半导体基底形成第三开口。

[0036] 在进行硬化处理工艺形成所述硬化层后，提高了露出于所述第一开口的第一掩模层(即硬化层)的硬度，因此，在沿着所述第一开口刻蚀所述第一掩模层(即所述硬化层)时，增加了靠近第一开口中心位置的硬化层与靠近所述第一开口侧壁部分的硬化层的刻蚀速率差异，使靠近所述第一开口的侧壁部分的硬化层的刻蚀速率小于靠近所述第一开口的中心部分的硬化层的刻蚀速率，从而在刻蚀所述硬化层后，使形成于所述硬化层中的第二开口具有倾斜侧壁且顶端尺寸大于底部尺寸，即减小了所述半导体基底上方刻蚀掩模的开口尺寸，从而后续以剩余硬化层为掩模刻蚀所述半导体基底后，可有效减小后续形成于所述半导体基底内的第三开口的尺寸。

[0037] 为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。

[0038] 图4至图8中本发明刻蚀方法一实施例的结构示意图。

[0039] 本实施例刻蚀方法包括：

[0040] 参考图4，提供半导体基底20。

[0041] 所述半导体基底20包括：半导体衬底。或是，所述半导体基底20包括半导体衬底、位于所述半导体衬底上的介质层、半导体材料层，以及位于半导体衬底、介质层、半导体材料层内的诸如晶体管、金属互连线等半导体元件结构。

[0042] 所述半导体衬底为硅衬底、硅锗衬底、碳化硅衬底、绝缘体上硅(SOI)衬底、绝缘体上锗(GOI)衬底、玻璃衬底或其他III-V族化合物衬底。本发明对所述半导体基底的材料以及结构并做不限定。

[0043] 继续参考图4，在所述半导体基底20上形成第一掩模层21；在所述第一掩模层21上形成第二掩模层22；

[0044] 在所述第二掩模层22内形成第一开口23。所述第一开口23露出部分所述第一掩模层21。

[0045] 可选地，所述第一掩模层21的材料为高分子有机材料。

[0046] 本实施例中，所述第一掩模层21为底部抗反射层(Bottom Anti-reflective coating，简称Barc)。

[0047] 本实施例中，所述第二掩模层22为光刻胶层，形成所述第一开口23的步骤为曝光显影工艺。

[0048] 所述Barc层21可在对所述光刻胶层22进行曝光显影工艺以形成第一开口23的过程中，可有效减小“驻波效应”等光学缺陷，从而提高形成于所述光刻胶层22内的第一开口的精度。

[0049] 上述第一掩模层21和第二掩模层的材料和形成工艺，以及曝光显影等工艺为本领域的成熟技术，在此不再赘述。

[0050] 接着参考图5，以所述光刻胶掩模为掩模，对所述第一开口23露出的Barc层21进行硬化处理，从而在所述第一开口23底部的Barc层21中形成硬化层24，所述硬化层24的硬度大于原先的所述Barc层21。

[0051] 本实施例中，所述硬化处理的方法为电子束辐射工艺。

[0052] 本实施例中，所述第一掩模层21为高分子有机材料，电子束辐射工艺中，所述第一掩模层21内高分子基团之间交联结合得到加强，形成更加致密的三维结构，从而使硬度得到加强。

[0053] 具体地，本实施例中，所述第一掩模层21为Barc层，现有Barc层多为多为聚丙烯酸酯类的有机高分子材料，在所述电子辐射工艺后，Barc层结构发生变化，Barc层内的高分子团之间的交联结合得到加强，形成更加致密的三维结构，使得质地变硬，从而形成所述硬化层24。

[0054] 本实施例中，在电子束辐射工艺中，光刻胶层同样受到辐射，且光刻胶多为有机物，在电子束辐射过程中，光刻胶表层同样会被硬化，若电子束辐射工艺的电压或电流过大，电子束辐射能量过大，辐射时间过长，会造成光刻胶表面过于硬化，容易造成去胶残留的问题；若电压或电流过小，电子束辐射能量过小，辐射时间过短，会造成无法获得足够强硬度的硬化层，达不到后续减小形成于硬化层内的开口尺寸的目的。

[0055] 本实施例中，所述电子束辐射工艺参数为：电压为300～2000V，电流为1～60PA。照射时间为1ms～60s，电子能量为0.3～2kev。但是本发明对此不作限制，电子辐射工艺参数还可以不在此范围内。

[0056] 在半导体领域的刻蚀工艺中，在半导体基底上形成抗反射层的应用为本领域成熟工艺，本实施例在不增加额外的材料层的基础上，通过对露出第一开口23的底部抗反射材料层进行电子束辐射工艺，从而获得具有较高硬度的硬化层，可有效简化硬化层的形成工艺，进而简化刻蚀工艺流程，降低工艺成本低。

[0057] 结合参考图6，在形成所述硬化层24后，以所述第二掩模层22为掩模，沿着所述第一开口23刻蚀所述硬化层24，在所述硬化层24中形成第二开口25。

[0058] 以图5中所述的半导体器件的结构为例，沿着所述第一开口23刻蚀所述硬化层24过程中，靠近所述第一开口侧壁部分的硬化层24受到的刻蚀力度小于靠近第一开口23中心位置的硬化层24，致使靠近所述第一开口23侧壁部分的硬化层24的刻蚀速率小于靠近第一开口23中心位置的硬化层24。

[0059] 若所述硬化层24较易被刻蚀，即硬化层24刻蚀速率较快，可减小硬化层24靠近所述第一开口23的侧壁和中心部分的刻蚀速率差异，使得所述形成于被刻蚀材料中的开口侧壁近似垂直。

[0060] 但本实施例中，在对所述第一掩模21进行硬化处理形成硬化层后，增加了露出于所述第一开口23内的第一掩模层21表层的硬度，使所述硬化层24的硬度远远大于所述第一掩模层21原先硬度。因而，在沿着所述第一开口23刻蚀所述硬化层24时，增加了靠近所述第一开口23的侧壁部分的硬化层24的刻蚀速率与靠近所述第一开口23的中心部分的硬化层24的刻蚀速率差异，使靠近所述第一开口23的侧壁部分的硬化层24的刻蚀速率远远小于靠近所述第一开口23的中心部分的硬化层24的刻蚀速率，从而使形成于所述第一掩模层21内的所述第二开口25具有倾斜侧壁，且所述第二开口25的顶端尺寸大于底部尺寸。

[0061] 本实施例中，在所述硬化层24中形成第二开口25后，剩余硬化层241自所述第一开口23的侧壁至所述第一开口23中心位置厚度逐渐减小。

[0062] 本实施例中，刻蚀所述硬化层24的方法为干法刻蚀。所述干法刻蚀工艺包括：采用含有氧气的气体作为刻蚀气体，或是采用含有氮气和氢气的气体作为刻蚀气体，从而提高刻蚀所述硬化层的速率。

[0063] 本实施例中，形成于所述硬化层24内的第二开口25的侧壁倾斜，且第二开口25的顶端尺寸大于底部尺寸。为此，在所述第二开口25侧壁倾斜角度一定条件下，所述硬化层24需有足够的厚度从而减小形成于所述硬化层内的第二开口25底部尺寸，即减小了第二开口25的尺寸。

[0064] 但若所述硬化层24的厚度过大，致使所述第二开口25底部尺寸过小，不利于后续刻蚀工艺进行。

[0065] 在现有技术中，所述Barc层21的厚度为50～200纳米(nm)之间，本实施例中，所述硬化层24的厚度与第一掩模层的厚度比为1:5～1:1。

[0066] 具体工艺中，所述硬化层24根据材料和硬化处理方式的不同而具有特定的厚度。

[0067] 本实施例中，所述硬化层24的厚度大于或等于10纳米(nm)。进一步可选地，所述硬化层24的厚度为10纳米～200纳米(nm)。

[0068] 本实施例中，在所述硬化层24与所述Barc层21的厚度比小于1:1，因而在所述硬化层24下方仍保留了部分未被硬化处理的Barc层。

[0069] 接着参考图7，以剩余硬化层241为掩模，刻蚀未被硬化处理的第一掩模层21形成第四开口26。

[0070] 如图7所示，基于刻蚀所述硬化层24后形成的第二开口25的顶端尺寸大于底部尺寸，因而，以剩余的硬化层241为掩模，刻蚀未被硬化处理的第一掩模层21后形成的第四开口26的尺寸小于所述第一开口23尺寸。

[0071] 且基于未被硬化处理的Barc层的硬度远小于所述硬化层24的硬度，所述第四开口26的顶端与底部的尺寸比值，远远小于所述第二开口25的顶端与底部的尺寸比值。

[0072] 为此，相比于不形成所述硬化层24，直接沿所述第一开口23刻蚀所述第一掩模层21后，在所述第一掩模层21内可形成侧壁较为平整的开口结构，本实施例中，在所述第一掩模层21内形成的开口侧壁，具有明显的阶梯结构，且有效减小了位于所述第一掩模层21内的开口尺寸。

[0073] 参考图8，以剩余硬化层241为掩模刻蚀所述半导体基底20，形成第三开口27。

[0074] 本实施例中，以剩余硬化层241为掩模，刻蚀未被硬化处理的第一掩模层21和半导体基底20的方法为干法刻蚀工艺，该工艺为本领域成熟工艺，在此不再赘述。

[0075] 因而相比于现有技术，相比于未经过硬化处理的第一掩模层，被硬化处理后的第一掩模层(即硬化层)的硬度明显增加，因此，在沿着所述第一开口刻蚀所述第一掩模层(即硬化层)时，增加了靠近第一开口中心位置的硬化层与靠近所述第一开口侧壁部分的硬化层的刻蚀速率差异，使靠近所述第一开口的侧壁部分的硬化层的刻蚀速率远远小于靠近所述第一开口的中心部分的硬化层的刻蚀速率，从而在刻蚀所述硬化层后，使形成于所述硬化层中的第二开口具有倾斜侧壁且顶端尺寸大于底部尺寸。即减小了所述半导体基底上方刻蚀掩模的开口尺寸，从而后续以剩余硬化层为掩模刻蚀所述半导体基底后，可有效减小后续形成于所述半导体基底内的第三开口的尺寸。

[0076] 图9和图10为本发明刻蚀方法另一实施例的结构示意图。

[0077] 上述实施例中，硬化处理中，电子束辐射硬化了部分厚度的Barc层21，在所述硬化层24下方保留了部分厚度的未被硬化处理的Barc层。

[0078] 参考图9和图10，在本发明刻蚀方法的另一实施例中，所述硬化层的厚度与所述第一掩模层的厚度比为1:1。即，电子束辐射过程中，辐射了所述第一开口露出的全部厚度的第一掩模层，使所述硬化层厚度等于所述第一掩模层21的厚度。

[0079] 后续在沿着第二掩模层内的第一开口刻蚀所述硬化层，在所述硬化层内形成第二开口30后，直接以剩余的硬化层31为掩模刻蚀所述半导体基底20，在所述半导体基底20内形成第二开口32。

[0080] 值得注意的是，本发明可应用于诸如晶体管的钨电极形成工艺，或是大马士革工艺的金属互连线形成工艺等各个领域中，本发明对于应用领域并不做限定。

[0081] 此外，在形成所述第一掩模层前，可先在所述半导体基底上形成采用氮化硅(SiN)等材料的硬掩模层，之后再于所述硬掩模层上形成所述第一掩模层和第二掩模层；之后在硬化层内形成第二开口后，直接以剩余的硬化层为掩模刻蚀所述硬掩模层形成硬掩模图案，再以硬掩模层为掩模刻蚀所述半导体基底。相比与现有技术，直接沿着第一开口刻蚀所述硬掩模层以形成硬掩模图案的技术方案，通过本发明提供的技术方案可有效减小形成的硬掩模图案中的图案尺寸，从而减小后续以所述硬掩模为掩模刻蚀所述半导体基底后，形成与半导体基底内的图案尺寸。上述应用均在本发明的保护范围内。

[0082] 虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。