半导体器件

摘要

提供一种半导体器件，使得可以促进面积减小同时维持ESD电阻。所述半导体器件包括电力线、接地线和设置在所述电力线和所述接地线之间以处理静电放电的保护电路。所述保护电路包括第一晶体管、第一电阻性元件、第二晶体管、第一电容性元件、第一反相器和第一保护晶体管。所述第二晶体管的栅极宽度比所述第一晶体管的栅极宽度更窄。

权利要求

1.一种半导体器件，包括：

电力线；

接地线；以及

保护电路，设置在所述电力线和所述接地线之间以处理静电放电，其中，所述保护电路包括：第一晶体管，耦合在所述电力线和所述接地线之间；第一电阻性元件，与所述第一晶体管串联耦合在所述电力线和所述接地线之间；第二晶体管，与所述第一晶体管并联耦合在所述电力线和所述接地线之间以与所述第一晶体管一起形成电流镜电路，所述第二晶体管的栅极耦合到所述第一晶体管和所述第一电阻性元件之间的第一耦合节点；第一电容性元件，与所述第二晶体管串联耦合在所述电力线和所述接地线之间；第一反相器，与所述第二晶体管和所述第一电容性元件之间的作为输入节点的第二耦合节点耦合；以及保护晶体管，耦合在所述电力线和所述接地线之间，所述保护晶体管的栅极接收来自所述第一反相器的输出，而所述第二晶体管的栅极宽度比所述第一晶体管的栅极宽度更窄，使得流进所述第二晶体管的电流量减少得比流进所述第一晶体管的电流量更多。

2.根据权利要求1所述的半导体器件，

其中所述保护电路还包括：第三晶体管，与所述第一电阻性元件串联耦合在所述电力线和所述接地线之间，以根据所述第一反相器的输出使所述电流镜电路操作。

3.根据权利要求2所述的半导体器件，

其中所述保护电路还包括：第四晶体管，与所述第二晶体管并联耦合在所述电力线和所述第二耦合节点之间，以与所述第三晶体管互补地操作。

4.根据权利要求3所述的半导体器件，

其中所述保护电路还包括：第二反相器，具有与所述第三晶体管的栅极耦合的输出端子和与所述第二耦合节点耦合的输入端子。

5.根据权利要求4所述的半导体器件，

其中所述保护电路还包括：第二电阻性元件，耦合在所述第三晶体管的栅极和所述接地线之间。

6.根据权利要求3所述的半导体器件，

其中所述保护电路还包括：第五晶体管和第二电阻性元件，所述第五晶体管耦合在所述电力线和所述第三晶体管的栅极之间，所述第五晶体管的栅极与所述第二耦合节点耦合，而所述第二电阻性元件耦合在所述第三晶体管的栅极和所述接地线之间。

7.根据权利要求1所述的半导体器件，

其中所述第一电阻性元件是多晶硅电阻器。

8.根据权利要求1所述的半导体器件，

其中所述电力线和所述接地线中的至少一个与焊盘耦合。

9.根据权利要求1所述的半导体器件，还包括：

输入/输出电路，与所述保护电路并联耦合在所述电力线和所述接地线之间。

10.根据权利要求1所述的半导体器件，

其中所述保护电路还包括：第三反相器，设置为与所述第一反相器并联，并且适用于通过将所述第二耦合节点用作输入节点来控制所述保护晶体管的背栅极。

11.一种半导体器件，包括：

电力线；

接地线；以及

保护电路，设置在所述电力线和所述接地线之间以处理静电放电，其中，所述保护电路包括：第一晶体管，耦合在所述电力线和所述接地线之间；第一电阻性元件，与所述第一晶体管串联耦合在所述电力线和所述接地线之间；第二晶体管，与所述第一晶体管并联耦合在所述电力线和所述接地线之间以与所述第一晶体管一起形成电流镜电路，所述第二晶体管的栅极耦合到所述第一晶体管和所述第一电阻性元件之间的第一耦合节点；第一电容性元件，与所述第二晶体管串联耦合在所述电力线和所述接地线之间；第一反相器，与所述第二晶体管和所述第一电容性元件之间的作为输入节点的第二耦合节点耦合；以及保护晶体管，耦合在所述电力线和所述接地线之间，所述保护晶体管的栅极接收来自所述第一反相器的输出，而所述第二晶体管的栅极长度比所述第一晶体管的栅极长度更长，使得流进所述第二晶体管的电流量减少得比流进所述第一晶体管的电流量更多。

说明书

半导体器件

[0001] 相关申请的交叉引用

[0002] 通过引用将提交于2014年9月29日的日本专利申请号2014-198264(包括说明书、附图和摘要)的公开完全并入此处。

技术领域

[0003] 本公开涉及半导体器件，而具体地，涉及包括ESD(静电放电)保护元件的半导体器件。

背景技术

[0004] 近些年来，已经需求多引脚半导体器件，其包括超过上千的数目的I/O引脚(输入/输出引脚)，具有半导体器件的功能和性能的进步性。因此，每个I/O块的面积非常影响整体半导体器件的尺寸和成本的减少。作为按照每个I/O块占据的面积的比例来看为大的元件的示例，给出了静电放电保护元件(ESD保护元件)和高驱动功率的驱动器元件。

[0005] 另外，由于器件电阻随着工艺更新换代而减小，并且促进面积的减小，改进静电放电保护元件(ESD保护元件)的性能是重要的，并且提出各种系统以改进所述性能(见，例如，日本未审查专利申请号2006-121007)。

发明内容

[0006] 然而，尽管日本未审查专利申请号2006-121007中说明的技术公开了由RC时间常数和反相器配置的ESD保护元件，设定相对高的电阻性元件R和电容性元件C的值来在释放ESD电流时驱动反相器是必要的。所以，设定电阻性元件R和电容性元件C的值是留下的为促进面积减小而要解决的主题。

[0007] 鉴于上文提到的情况，已经做出本公开，目的在于提供可以促进面积减小同时维持ESD电阻的半导体器件。

[0008] 本公开的其它主题和新颖特征通过呈现的说明书和附图将会是明显的。

[0009] 根据本公开的一个实施例，提供一种半导体器件，其包括电力线、接地线和设置在电力线和接地线之间以处理静电放电的保护电路。保护电路包括耦合在电力线和接地线之间的第一晶体管、与第一晶体管串联耦合在电力线和接地线之间的第一电阻性元件、与第一晶体管并联耦合在电力线和接地线之间的第二晶体管(其与第一晶体管一起形成电流镜电路，第二晶体管的栅极耦合到第一晶体管和第一电阻性元件之间的第一耦合节点)、与第二晶体管串联耦合在电力线和接地线之间的第一电容性元件、与第二晶体管和第一电容性元件之间的作为输入节点的第二耦合节点耦合的第一反相器、以及耦合在电力线和接地线之间并且其栅极接收来自第一反相器的输出的保护晶体管。第二晶体管的栅极宽度比第一晶体管的栅极宽度更窄。

[0010] 根据本公开的实施例，可以促进面积减小同时维持ESD电阻。

附图说明

[0011] 图1是例示了根据第一实施例的半导体器件1的整体的一个示例的解释性图。

[0012] 图2是例示了根据第一实施例的I/O单元500的电路配置的一个示例的解释性图。

[0013] 图3是例示了根据第一实施例的电源单元600的电路配置的一个示例的解释性图。

[0014] 图4是例示了当ESD电流已经流入每个节点和电力线时每个节点和电力线VM的过渡的一个示例的解释性图。

[0015] 图5A是例示了比较示例的保护电路的一个示例的解释性图。

[0016] 图5B是例示了比较示例的保护电路的一个示例的解释性图。

[0017] 图5C是例示了比较示例的保护电路的一个示例的解释性图。

[0018] 图6是例示了比较示例的保护电路和根据第一实施例的电源单元600之间的布局比较的一个示例的图。

[0019] 图7是例示了根据第一实施例的电源单元600的电流镜电路的布局配置的一个示例的解释性图。

[0020] 图8是例示了根据第一实施例的电源单元600的电阻性元件的布局配置的一个示例的解释性图。

[0021] 图9是例示了根据第一实施例的修改示例的电源单元600A的电路配置的一个示例的解释性图。

[0022] 图10A是例示了根据第二实施例的电源单元600B的一个示例的解释性图。

[0023] 图10B是例示了根据第二实施例的电源单元600B的一个示例的解释性图。

[0024] 图11A是例示了根据第二实施例的一个修改示例的一个电源单元的电路配置的一个示例的解释性图。

[0025] 图11B是例示了根据第二实施例的另一个修改示例的另一个电源单元的电路配置的一个示例的解释性图。

[0026] 图12A是例示了根据第三实施例的电源单元的电路配置的一个示例的解释性图。

[0027] 图12B是例示了根据第三实施例的修改示例的电源单元的电路配置的一个示例的解释性图。

具体实施方式

[0028] 将参照附图详细说明本公开的优选实施例。顺便提及，附图中相同的附图标记赋给相同的或相应的部件，而省略其说明。另外，在本公开的实施例中，半导体器件意指任何由集成电路形成的半导体晶片、通过将半导体晶片切割成芯片形成的每个半导体芯片以及通过用树脂将一个半导体芯片或多个半导体芯片封装形成的组件等。

[0029] 【第一实施例】

[0030] 图1是例示了根据第一实施例的半导体器件1的整体的一个示例的解释性图。

[0031] 如图1所例示的，半导体器件1包括设置在外围区中的周围I/O区4和布置在内部区并且被配置为具有预先确定的功能的ASIC(专用集成电路)的核心逻辑区2。

[0032] 周围I/O区4包括用作信号的输入/输出接口的I/O单元500、从外部电源接收输入的电源单元600等等。此处，例示的是电力线VM和接地线GM布置在外围区的情况。焊盘(pad)VP是电源的焊盘而焊盘GP是接地的焊盘，焊盘VP和焊盘GP与电源单元600耦合。焊盘SP是信号的焊盘并且耦合到I/O单元500。顺便提及，焊盘VP、GP、SP沿着图1的半导体器件1的外围边设置。

[0033] 图2是例示了根据第一实施例的I/O单元500的电路配置的一个示例的解释性图。如图2中所例示的，I/O单元500包括保护二极管D1和D2、P沟道MOS晶体管502、N沟道MOS晶体管506、驱动器504和508、电阻器510、输入/输出电路520等等。

[0034] 信号焊盘SP与节点N4耦合。保护二极管D1设置在节点N4和电力线VM之间。保护二极管D1在阳极侧与节点N4耦合而保护二极管D1在阴极侧与电力线VM耦合。此处，信号焊盘SP用作输入/输出焊盘，并且信号焊盘可以接受输入信号并输出输出信号。

[0035] 保护二极管D2设置在节点N4和接地线GM之间。保护二极管D2在阳极侧与接地线GM耦合而保护二极管D2在阴极侧与节点N4耦合。电阻器510设置在节点N4和输入电路522之间。

[0036] P沟道MOS晶体管502设置为与保护二极管D1并联并且经由电阻器510串联地耦合在节点N4和电力线VM之间。P沟道MOS晶体管502接收来自驱动器504的输入信号。顺便提及，驱动器504和508每个包括相等数目的之后说明的反相器，分别通过电力线VM和接地线GM向驱动器504和508供电。

[0037] N沟道MOS晶体管506设置为与保护二极管D2并联并且经由电阻器510串联地耦合在节点N4和接地线GM之间。N沟道MOS晶体管506接收来自驱动器508的输入信号。

[0038] 输入/输出电路520设置在电力线VM和接地线GM之间。输入/输出电路520包括驱动驱动器504和508的输出逻辑电路521、处理经由电阻器510从焊盘SP发送的输入信号的输入电路522和提升(递升)或降低(buck)(递降)每个信号电平的电平移位器。

[0039] 驱动器504和508的任何一个根据来自输出逻辑电路521的信号操作。然后，P沟道MOS晶体管502或N沟道MOS晶体管506导通，从信号焊盘SP输出信号。

[0040] 图3是例示了根据第一实施例的电源单元600的电路配置的一个示例的解释性图。如图3所例示的，电源单元600包括N沟道MOS晶体管604，反相器603，电阻性元件602和609，电容性元件610，P沟道MOS晶体管606、607和608，N沟道MOS晶体管611等等，这些配置了电源箝位(clamp)电路(保护电路)。二极管601是N沟道MOS晶体管604的寄生二极管。

[0041] 二极管601在阳极侧与接地线GM耦合而二极管601在阴极侧与电力线VM耦合。

[0042] N沟道MOS晶体管604耦合在电力线VM和接地线GM之间，N沟道MOS晶体管604的栅极与反相器603的输出节点N2耦合。

[0043] P沟道MOS晶体管606与电阻性元件609和N沟道MOS晶体管611串联耦合在电力线VM和接地线GM之间。

[0044] P沟道MOS晶体管606设置在电力线VM和节点N0之间，P沟道MOS晶体管606的栅极与节点N0耦合。电阻性元件609与P沟道MOS晶体管606串联耦合，并且一端与节点N0耦合而另一端与N沟道MOS晶体管611耦合。N沟道MOS晶体管611耦合在电阻性元件609和接地线GM之间，N沟道MOS晶体管611的栅极与输出节点N2耦合。

[0045] P沟道MOS晶体管607设置在电力线VM和节点N1之间，与P沟道MOS晶体管606一起形成电流镜电路，P沟道MOS晶体管607的栅极与节点N0耦合。电容性元件610经由节点N1与P沟道MOS晶体管607串联耦合在电力线VM和接地线GM之间。

[0046] 反相器603通过使用节点N1作为其输入侧而输出从节点N1到节点N2的信号的反转信号。顺便提及，尽管反相器603的电源未例示，通过电力线VM和接地线GM向反相器603供电，相同的做法也适用于其它实施例。

[0047] 电阻性元件602耦合在节点N2和接地线GM之间。由于来自反相器603的输出经由电阻性元件602拉低到接地线GM，当来自反相器603的输出的电平已经不理想地波动时，可以抑制输入的电平中的波动进入N沟道MOS晶体管604的栅极。

[0048] N沟道MOS晶体管611起到启动由P沟道MOS晶体管606和607、电阻性元件609等等配置的电流镜电路的元件的功能。电流镜电路通过开启N沟道MOS晶体管611来启动。另一方面，当N沟道MOS晶体管611处于关闭状态时，电流镜电路处于未启动状态。此处，电流镜电路的启动意指电流流到配置电流镜电路的晶体管以使电流镜电路操作，并且相同的意思也适用于其它实施例。

[0049] P沟道MOS晶体管608耦合在电力线VM和节点N1之间，与P沟道MOS晶体管607并联，P沟道MOS晶体管608的栅极与输出节点N2耦合。P沟道MOS晶体管608与N沟道MOS晶体管611互补地操作。即，当N沟道MOS晶体管611处于打开状态时，P沟道MOS晶体管608处于关闭状态。另一方面，在N沟道MOS晶体管611处于关闭状态的稳定状态的情况下，开启P沟道MOS晶体管
608并且将电力线VM与节点N1耦合以使抑制节点N1的不理想的电平波动成为可能。

[0050] 顺便提及，尽管此处已经将电源箝位电路的配置作为电源单元600的一个示例来说明，电源单元600可以配置为另一个电路，而不限于电源箝位电路。

[0051] 此处，将例示ESD电流流入(施加到)焊盘VP的情况。在稳定状态下，反相器603的输出节点N2的电平(电势)设定到“低(L)”电平。因此，N沟道MOS晶体管604处于关闭状态。另外，P沟道MOS晶体管608处于打开状态。由于输出节点N2处于“L”电平，N沟道MOS晶体管611处于关闭状态而电流镜电路处于未开启状态。

[0052] 另一方面，当由于ESD电流的施加而生成的高电压施加到焊盘VP时，电力线VM的电平跟随高电压施加而直接改变。电势差(Vgs)在P沟道MOS晶体管的栅极和源极之间暂时生成，改变电力线VM的电平以配置反相器603并且开启P沟道MOS晶体管。因此，输出节点N2的电平暂时从“L”电平改变到“高(H)”电平。

[0053] 改变输出节点N2的栅极电势将N沟道MOS晶体管604带入到打开状态中，而将电力线VM中的高电压释放到接地线GM中。

[0054] 另外，改变输出节点N2的电平到“H”电平关断P沟道MOS晶体管608。另外，开启N沟道MOS晶体611而电流镜电路开始操作。

[0055] 启动电流镜电路的情况下，电流从电力线VM经由P沟道MOS晶体管607流入到电容性元件610中，所述电容性元件610与节点N1耦合。在这种情况下，节点N1的电平被改变并且当根据时间常数延迟时节点N1的电平增加。然后，当节点N1处的电势超过反相器603的阈值时，开启反相器603的N沟道MOS晶体管。因此，输出节点N2的电平再次移位到“L”电平。

[0056] 改变输出节点N2的栅极电势将N沟道MOS晶体管604带入到关闭状态中并且使从电力线VM向接地线GM的电流流出停止。另外，关断N沟道MOS晶体管611并且启动电流镜电路。另外，关断P沟道MOS晶体管608，而节点N1和电力线VM电耦合在一起。因此，电路再次回到稳定状态。

[0057] 图4是例示了当ESD电流已经流入每个节点和电力线时每个节点和电力线VM的过渡的一个示例的解释性图。

[0058] 如图4所例示的，输出节点N2的电平暂时从“L”电平改变到“H”电平。因此，开启N沟道MOS晶体管604，而ESD电流流向接地线GM侧。

[0059] P沟道MOS晶体管608在时间PA处开始开启。因此，节点N1的电势逐渐开始增加。

[0060] 然后，通过将输出节点N2的电平改变到“L”电平，N沟道MOS晶体管604又被关断。因此，从电力线VM到接地线GM的电流路径是切断的。

[0061] 根据第一实施例的电源单元600的保护电路是由电流镜电路调整流入P沟道MOS晶体管607的电流量的系统。具体地，调整电阻性元件609和P沟道MOS晶体管607的栅极宽度。作为一个示例，P沟道MOS晶体管607的栅极宽度设定为P沟道MOS晶体管606的栅极宽度的1/N(N：2或更大)。通过将P沟道MOS晶体管607的栅极宽度设定为P沟道MOS晶体管606的栅极宽度的1/N，可以将流入P沟道MOS晶体管607的电流量设定为流入P沟道MOS晶体管606的电流量的1/N。

[0062] 在图4中所例示的示例中，基于电阻性元件609的状态调整流过电流镜电路的P沟道MOS晶体管606的电流量并且调整P沟道MOS晶体管607的栅极宽度，因而调整流入P沟道MOS晶体管607的电流量。因此，可以将电阻性元件609的电阻值设定为小。可以通过将电阻性元件609的电阻值设定为小来减小面积。在下面的内容中，将对上文提到的点进行说明。

[0063] 图5A、图5B和图5C是每个例示了比较示例的保护电路的配置一个示例的解释性图。图5A例示了保护电路的配置的一个示例的解释性图。如图5A中所例示的，比较示例的电源箝位电路(保护电路)包括N沟道MOS晶体管604#、反相器603#、电阻性元件602#和609#以及电容性元件610#。二极管601#是N沟道MOS晶体管604#的寄生二极管。另外，电源焊盘VP#和接地焊盘GP#分别耦合到电力线VM和接地线GM。

[0064] 此处，将描述ESD电流流入(施加到)焊盘VP#的情况。在稳定状态中，反相器603#的输出节点N2#的电平设定为“L”电平。因此，N沟道MOS晶体管604#处于关闭状态。

[0065] 另一方面，当由于ESD电流的施加而生成的高电压施加到焊盘VP#时，电力线VM的电平跟随高电压施加而直接改变。电势差(Vgs)在P沟道MOS晶体管的栅极和源极之间暂时生成，改变电力线VM的电平以配置反相器603#并且开启P沟道MOS晶体管。因此，输出节点N2#的电平暂时从“L”电平改变到“H”电平。

[0066] 改变输出节点N2#的栅极电势将N沟道MOS晶体管604#带入到打开状态中，而将电力线VM中的高电压释放到接地线GM中。

[0067] 另一方面，电流流入电容性元件610#中，所述电容性元件610#经由电阻性元件609#与节点N1#耦合。在这种情况下，N1#的电平当根据电阻性元件609#和电容性元件610#的RC时间常数延迟时增加。然后，当节点N1#的电势超过反相器603#的阈值时，开启反相器
603#的N沟道MOS晶体管。因此，输出节点N2#的电平再次移位到“L”电平。

[0068] 因此，电路再次回到稳定状态。图5B例示了RC时间常数的一个示例的解释性图。

[0069] 在图5B中例示了当电荷充电到电容性元件610#中时获得的波形。

[0070] 此处，电压V表示为电压V＝VCCQ(1-e-t/RC)。这个公式变形为t＝-loge(V/VCCQ)*RC。然后，RC表示为RC＝-t/loge(V/VCCQ)。此处，例如，会耦合到RC时间常数的反相器603#的阈值设定为大约0.5*VCCQ(V/VCCQ＝大约0.5)并且必要的时间t设定为大约0.5μs。

[0071] 然后，获得RC＝-1μs/loge(0.5)＝大约0.77*10-6。如果电容性元件610#的电容值C是1pF，大约770kΩ将是作为电阻性元件609#的电阻值R必需的。

[0072] 因此，由于电容性元件610#的电容值C和电阻性元件609#的电阻值R合计为相当高的值，当设计电容性元件610和电阻性元件609时，布局面积增加。

[0073] 图5C概要地例示了当布局保护电路时保护电路占用的面积比例的一个示例。

[0074] 此处，当电容值C＝1pF的电容性元件610#将以MOS晶体管设计时，在MOS晶体管具有大约5μm的栅极宽度和大约0.55μm的栅极长度的情况下，大约60个或更多电容器是必需的。

[0075] 另外，当电阻值R＝大约770kΩ的电阻性元件609#将以多晶硅电阻器设计时，在多晶硅电阻器分别具有大约0.4μm的栅极宽度和大约24μm的栅极长度的情况下，串联耦合大约25个或更多电阻器变为必需的。因此，如图5C中所例示的，电容性元件610#和电阻性元件609#占用的面积比例变得相当高。

[0076] 另一方面，根据本第一实施例的电源单元600的保护电路属于通过如上文描述的电流镜电路调整流进P沟道MOS晶体管607的电流量的系统。

[0077] 此处，会考虑用与电容性元件610#的电容值相同的电容值设计电容性元件610的情况。然后，会考虑将与电容性元件610#的电流量相同的电流量供应到电容性元件610的情况。

[0078] 在比较示例中的保护电路的配置中，将电阻性元件609#的电阻值设定为高是必需的，以减少供应到电容性元件610的电流量。而在根据本第一实施例的系统中，可以通过调整P沟道MOS晶体管607的栅极宽度减少电流量。

[0079] 具体地，P沟道MOS晶体管607的栅极宽度设定为P沟道MOS晶体管606的栅极宽度的大约1/N(N：2或更多)。

[0080] 因此，流进电流镜电路的P沟道MOS晶体管606的电流设定为流进P沟道MOS晶体管607的电流的N倍。

[0081] 因此，可以将耦合到P沟道MOS晶体管607的电阻性元件609的电阻值设定为电阻性元件609#的电阻值R的1/N。

[0082] 图6是例示了比较示例的保护电路和根据第一实施例的电源单元600之间的布局比较的一个示例的图。

[0083] 如图6中所例示的，由于可以减小归因于上文提到的配置的电阻性元件609的电阻值，可以减小形成电阻性元件609的多晶硅电阻器的布局面积，而因此可以将整个保护电路的布局面积减小得比比较示例的配置的布局面积更多。

[0084] 图7是例示了根据第一实施例的电源单元600的电流镜电路的布局配置的一个示例的解释性图。

[0085] 图7中例示了N沟道MOS晶体管和P沟道MOS晶体管相对于一个P沟道MOS晶体管607而言相邻地设置的情况，其配置了电流镜电路。

[0086] 每个晶体管包括栅极电极、源极电极、漏极电极、扩散层DF等等。另外，栅极电极设置在源极电极和漏极电极之间。

[0087] 每个晶体管的源极电极耦合到电力线VM而每个晶体管的漏极电极耦合到电阻器609。

[0088] 每个晶体管的源极电极和漏极电极形成于金属层M2中，所述金属层M2是配置每个晶体管的第二层。金属层M2通过接触孔CT与扩散层DF耦合。

[0089] 各个晶体管的栅极电极共同地耦合到金属层M1，所述金属层M1是第一层。每个栅极电极的两端上的栅极都是伪栅极，而伪栅极不用于晶体管的形成。

[0090] 形成漏极电极的金属层M2耦合到电容器610，所述漏极电极设置在形成晶体管607的栅极和伪栅极之间。伪栅极也通过接触孔CT耦合到电力线VM。

[0091] 另外，与栅极电极耦合的金属层M1通过接触孔CT与形成漏极电极的金属层M2耦合。顺便提及，尽管多个接触孔CT呈现在每个电极中，在图7中例示一个或两个接触孔并且省略对其余的接触孔CT的例示。

[0092] 图8是例示了根据第一实施例的电源单元600的电阻性元件的布局配置的一个示例的解释性图。

[0093] 在图8中，作为电阻性元件609(多晶硅电阻器)的布局配置，电阻性元件609的子元件经由接触孔CT和金属层M1彼此串联耦合成折叠形式。此处，例示了上文说明的栅极宽度W和栅极长度L。

[0094] 顺便提及，尽管在第一实施例中，用与电容性元件610#的电容值相同的电容值设计电容性元件610的情况已经通过示例的方式说明，本公开不限于此情况，而电容性元件610的电容值可以通过调整P沟道MOS晶体管607的栅极宽度来进一步减小从而减小电流量。
因此，可以通过进一步减小电容性元件610的MOS电容器占据的比例来进一步减小整体保护电路的布局面积。顺便提及，这同样还适用于下列实施例。

[0095] 顺便提及，尽管在第一实施例中，已经说明了将栅极宽度调整为P沟道MOS晶体管607的尺寸从而减小电流量的配置，减小的尺寸不限于栅极宽度，而可以调整栅极长度从而减小电流量。例如，通过示例的方式，P沟道MOS晶体管607的栅极长度设定为比P沟道MOS晶体管606的栅极长度更长。可以通过将P沟道MOS晶体管607的栅极长度设定得比P沟道MOS晶体管606的栅极长度更长来使流进P沟道MOS晶体管607的电流量减少得比流进P沟道MOS晶体管606的电流量更多。

[0096] (修改示例)

[0097] 图9是例示了根据第一实施例的修改示例的电源单元600A的电路配置的一个示例的解释性图。

[0098] 如图9中例示的，电源单元600A具有与电源单元600相比添加了控制N沟道MOS晶体管604的背栅极的功能的配置。

[0099] 具体地，电源单元600A与电源单元600的不同之处在于反相器603A已经设置在节点N1和N沟道MOS晶体管604的背栅极之间，且电阻性元件602A已经添加在反相器603A的输出节点和接地线GM之间。其它配置与第一实施例相同，并因此省略详细的说明。

[0100] 电阻性元件602A耦合在反相器603A的输出节点和接地线GM之间。由于来自反相器603A的输出经由电阻性元件602A拉低到接地线GM，当来自反相器603A的输出已经不理想地波动时可以抑制输入的波动进入背栅极区(阱区)。

[0101] 寄生二极管605形成于N沟道MOS晶体管604的背栅极区(阱区)和源极之间的结点上。存在当N沟道MOS晶体管604将开启时由于寄生二极管605的动作，栅极输入的电平可能降低寄生二极管605的正向电压(VF)的量的可能性，并且使栅极输入完全摆动进入N沟道MOS晶体管604可能变得困难。

[0102] 因此，当N沟道MOS晶体管604将开启时，通过预先形成进入N沟道MOS晶体管604的栅极输入和由互异的反相器603和603A对N沟道MOS晶体管604的背栅极区(阱区)的偏置，可以使栅极输入完全摆动。因此，可以促进N沟道MOS晶体管604的ESD电流放电的加速。

[0103] 顺便提及，在图9中的修改示例中，尽管已经对使用了启动电流镜电路的N沟道MOS晶体管611和与N沟道MOS晶体管611互补地操作的P沟道MOS晶体管608的配置进行了说明，不设置如上文提到的这样的晶体管的配置也是可以的。

[0104] 【第二实施例】

[0105] 在第二实施例中，将说明配置为进一步改进ESD放电特性的系统。

[0106] 图10A和图10B是每个例示了根据第二实施例的电源单元600B的电路配置的一个示例的解释性图。图10A是电源单元600B的电路配置的一个示例的解释性图。

[0107] 如图10A中所示，电源单元600B与电源单元600A的不同之处在于已经进一步设置了反相器620和电阻性元件621。

[0108] 反相器620将信号输出到节点N3，而节点N1用作输入节点。P沟道MOS晶体管608的栅极与节点N3耦合。另外，N沟道MOS晶体管611与节点N3耦合。

[0109] 电阻性元件621耦合在节点N3和接地线GM之间。电源单元600B与电源单元600A的不同之处在于P沟道MOS晶体管608和N沟道MOS晶体管611的栅极接收的不是来自反相器603的输出而是接收来自反相器620的输出。

[0110] 由于其它配置和操作与电源单元600A的配置和操作相同，省略对其的说明。图10B是例示了当ESD电流已经流入每个节点和电力线VM时每个节点和电力线VM的过渡的一个示例的解释性图。

[0111] 如图10B中所例示的，输出节点N2的电平暂时从“L”电平改变到“H”电平。因此，开启N沟道MOS晶体管604而ESD电流流向接地线GM侧。

[0112] 在时间PA处，P沟道MOS晶体管608处于开启，因而节点N1的电势是逐渐增加的。

[0113] 然后，输出节点N2的电平改变到“L”电平，因而再次关断N沟道MOS晶体管604。因此，切断了从电力线VM到接地线GM的电流路径。

[0114] 在图4中的示例中，由于反相器603的输出节点N2耦合到N沟道MOS晶体管604的栅极，P沟道MOS晶体管608在时间PA之后开始开启。因此，加速了节点N1的电势的增加。

[0115] 另一方面，在图10B中的实例中，在节点N1的电势已经充分增大的时间PB处开启P沟道MOS晶体管608。

[0116] 因此，早期的节点N1的电势的增加通过将开启P沟道MOS晶体管608的时间延迟来抑制，因而，可以将N沟道MOS晶体管604的栅极电势设定到“L”电平的时间延迟。因此，在不增加电阻性元件609和电容性元件610的值的情况下，增加N沟道MOS晶体管604的打开时间，因而，可以进一步改进ESD放电特性，而且可以减小布局面积。

[0117] 【第二实施例的修改示例】

[0118] 图11A和图11B是每个例示了根据第二实施例的修改示例的电源单元的电路配置的一个示例的解释性图。

[0119] 图11A是例示了电源单元600C的电路配置的一个示例的解释性图。如图11A中所例示的，电源单元600C与电源单元600B的不同之处在于P沟道MOS晶体管630已经设置以替代反相器620。其它配置与电源单元600B的配置相同。

[0120] 即，电源单元600C是已经删除了配置反相器620的N沟道MOS晶体管的配置。由设置N沟道MOS晶体管导致的节点N3的电势降低的类型的配置已经被消除。N沟道MOS晶体管的消除使降低节点N3的电势变得困难，因而可以将开启P沟道MOS晶体管608的时间延迟。

[0121] 因此，抑制了节点N1电势的早期增加，因而，可以将N沟道MOS晶体管604的栅极电势设定到“L”电平的时间延迟。因此，在不增加电阻性元件609和电容性元件610的值的情况下，增加N沟道MOS晶体管604的打开时间，因而，可以进一步改进ESD放电特性，而且可以减小布局面积。

[0122] 图11B是例示了电源单元600D的电路配置的一个示例的解释性图。如图11B中所例示的，电源单元600D与电源单元600B的不同之处在于已经删除了电阻性元件621。其它配置与电源单元600B的配置相同。

[0123] 即，通过删除电阻性元件621使得降低节点N3的电势变得困难，因而，可以将开启P沟道MOS晶体管608的时间延迟。

[0124] 因此，抑制了节点N1电势的早期增加，因而，可以将N沟道MOS晶体管604的栅极电势设定到“L”电平的时间延迟。因此，在不增加电阻性元件609和电容性元件610的值的情况下，增加N沟道MOS晶体管604的打开时间，因而，可以进一步改进ESD放电特性，而且也可以减小布局面积。

[0125] 【第三实施例】

[0126] 图12A和图12B是每个例示了根据第三实施例的电源单元的电路配置的一个示例的解释性图。

[0127] 图12A是例示了电源单元700的电路配置的一个示例的解释性图。如图12A中所示，电源单元700与电源单元600的不同之处在于电流镜电路由N沟道MOS晶体管形成。

[0128] 具体地，电源单元700与电源单元600的不同之处在于N沟道MOS晶体管706、707和708已经设置以替代P沟道MOS晶体管606、607和608，P沟道MOS晶体管711已经设置以替代N沟道MOS晶体管611，而且还已经添加了反相器712。

[0129] 具体地，N沟道MOS晶体管706与电阻性元件609和P沟道MOS晶体管711串联耦合在电力线VM和接地线GM之间。

[0130] N沟道MOS晶体管706设置在接地线GM和节点N3之间，而其栅极与节点N3耦合。电阻性元件609与N沟道MOS晶体管706串联耦合，在其一端侧与节点N3耦合而在其另一端侧与P沟道MOS晶体管711耦合。P沟道MOS晶体管711耦合在电阻性元件609和电力线VM之间，而其栅极与节点N5耦合。

[0131] 反相器712在其输入侧与节点N4耦合并且将信号输出到节点N5。N沟道MOS晶体管707设置在接地线GM和节点N4之间从而与N沟道MOS晶体管706一起形成电流镜电路，而N沟道MOS晶体管707的栅极与节点N3耦合。

[0132] 电容性元件610经由节点N4与N沟道MOS晶体管707串联耦合在电力线VM和接地线GM之间。

[0133] 反相器603将输入到节点N5中的信号的反转信号输出到输出节点N2，节点N5设定为其输入侧。

[0134] P沟道MOS晶体管711起到启动由N沟道MOS晶体管706和707以及电阻性元件609配置的电流镜电路的元件的功能。电流镜电路通过开启P沟道MOS晶体管711来启动。另一方面，当P沟道MOS晶体管711处于关闭状态时，电流镜电路处于未启动状态。

[0135] N沟道MOS晶体管708与N沟道MOS晶体管707并联耦合在接地线GM和节点N4之间，而N沟道MOS晶体管708的栅极与节点N5耦合。N沟道MOS晶体管708与P沟道MOS晶体管711互补地操作。即，当P沟道MOS晶体管711处于打开状态时，N沟道MOS晶体管708处于关闭状态。另一方面，在P沟道MOS晶体管711处于关闭状态的稳定状态中，N沟道MOS晶体管708处于打开状态以将接地线GM与节点N4耦合，从而使抑制节点N4的不理想电平波动成为可能。

[0136] 顺便提及，尽管此处已经将电源箝位电路的配置作为电源单元700的一个示例进行说明，电源单元700不限于电源箝位电路并且可以配置另一个电路。

[0137] 此处，将说明ESD电流流入(施加到)焊盘VP的情况。在稳定状态中将节点N4的电平设定到“L”电平。将用插入的反相器712设置的节点N5的电平设定到“H”电平。因此，N沟道MOS晶体管708处于打开状态。另外，由于节点N5的电平设定到“H”电平，反相器603的输出节点N2的电平设定到“L”电平。因此，N沟道MOS晶体管604处于关闭状态。

[0138] 由于节点N5的电平设定到“H”电平，P沟道MOS晶体管711处于关闭状态，而电流镜电路处于未开启状态。

[0139] 另一方面，当由于ESD电流的施加而生成的高电压施加到焊盘VP时，电力线VM的电平跟随高电压施加而直接改变。电势差(Vgs)在P沟道MOS晶体管的栅极和源极之间暂时生成，而开启P沟道MOS晶体管，所述P沟道MOS晶体管通过改变电力线VM的电平配置反相器603。因此，输出节点N2的电平暂时从“L”电平改变到“H”电平。通过改变输出节点N2的栅极电势将N沟道MOS晶体管604带入打开状态中，并且将电力线VM中的高电压释放到接地线GM中。

[0140] 另外，通过将输出节点N5的电平从“H”电平改变到“L”电平，关断N沟道MOS晶体管708。另外，开启P沟道MOS晶体管711，而电流镜电路开始操作。

[0141] 电流经由N沟道MOS晶体管707从节点N4流向接地线GM，启动电流镜电路。在这种情况下，节点N1的电平改变并且当根据时间常数延迟时降低。然后，当节点N4的电势已经超过反相器712的阈值时，节点N5的电平设定到“H”电平并且开启反相器603的N沟道MOS晶体管。因而，输出节点N2的电势的电平再次移位到“L”电平。

[0142] 通过改变输出节点N2的栅极电势，将N沟道MOS晶体管604带入到关闭状态中，并且使从电力线VM进入接地线GM的电流流出停止。另外，P沟道MOS晶体管711是关断的而电流镜电路是未启动的。另外，N沟道MOS晶体管708是开启的，而节点N1和电力线VM电耦合在一起。因此，电路再次回到稳定状态。

[0143] 在图12A中所例示的示例中，调整流过电流镜电路的N沟道MOS晶体管706的电流量，并且基于电阻性元件609的状态调整N沟道MOS晶体管707的栅极宽度，因而调整流入N沟道MOS晶体管707的电流量。因此，如在第一实施例中说明的，可以将电阻性元件609的电阻值设定为小。通过将电阻性元件609的电阻值设定为小而可以减小电路面积。

[0144] 图12B是例示了根据第三实施例的修改示例的电源单元700A的电路配置的一个示例的解释性图。

[0145] 如图12B中所例示的，电源单元700A具有与电源单元700相比已经添加了控制N沟道MOS晶体管604的背栅极的功能的配置。

[0146] 具体地，电源单元700A与电源单元700的不同之处在于反相器603A已经设置在节点N5和N沟道MOS晶体管604的背栅极之间，而电阻性元件602A已经添加在反相器603A的输出节点和接地线GM之间，其它配置与电源单元700的配置相同，因而省略其详细说明。

[0147] 电阻性元件602A耦合在反相器603A的输出节点和接地线GM之间。由于来自反相器603A的输出经由电阻性元件602A拉低到接地线GM，当来自反相器603A的输出已经不理想地波动时可以抑制输入的波动进入背栅极区(阱区)。

[0148] 寄生二极管605形成于N沟道MOS晶体管604的背栅极区(阱区)和源极之间的结上。存在当N沟道MOS晶体管604将开启时由于寄生二极管605的动作，栅极输入的电平可能降低寄生二极管605的正向电压(VF)的量的可能性，而使栅极输入完全摆动进入N沟道MOS晶体管604可能变得困难。

[0149] 因此，当N沟道MOS晶体管604将开启时，通过预先形成进入N沟道MOS晶体管604的栅极输入和由互异的反相器603和603A对N沟道MOS晶体管604的背栅极区(阱区)的偏置，可以使栅极输入完全摆动。因此，可以促进N沟道MOS晶体管604的ESD电流放电的加速。

[0150] 由于即使当电流镜电路由N沟道MOS晶体管配置时，如在第一实施例中的情况中那样降低电阻性元件609的电阻值变得可能，通过减小形成电阻性元件609的多晶硅电阻器的布局面积，可以将整个保护电路的布局面积减小得比比较示例的配置更多。

[0151] 尽管在上述内容中，已经基于优选实施例详细说明本公开，不言而喻，本公开不限于上文提到的实施例并且可以在不偏离本公开的要旨的范围内按照多种方式修改。