一种FinFET结构及其制造方法

摘要

本发明提供了一种FinFET结构及其制造方法，包括：衬底；第一鳍片，所述第一鳍片包括第一沟道区和位于第一沟道区上方的源区，其中所述源区比所述第一沟道区宽；第二鳍片，所述第二鳍片与第一鳍片平行，包括第二沟道区和位于第二沟道区上方的漏区，其中所述漏区比所述第二沟道区宽；栅极叠层，所述栅极叠层覆盖所述衬底和第一、第二沟道区的侧壁；隔离区，所述隔离区位于所述源区和漏区两侧，栅极叠层上方，用于隔离源区、漏区和栅极叠层。本发明在现有FinFET工艺的基础上提出了一种新的器件结构，使器件的栅长不受footprint尺寸限制，有效地解决了短沟道效应所带来的问题。

权利要求

1.一种U型FinFET器件结构，包括：

衬底(100)；

第一鳍片，所述第一鳍片包括第一沟道区(210)和位于第一沟道区上方的源区(211)，其中所述源区比所述第一沟道区宽；

第二鳍片，所述第二鳍片与第一鳍片平行，包括第二沟道区(220)和位于第二沟道区上方的漏区(221)，其中所述漏区比所述第二沟道区宽；

栅极叠层(300)，所述栅极叠层覆盖所述衬底和第一、第二沟道区(210、220)的侧壁；

隔离区(230)，所述隔离区(230)位于所述源区(211)和漏区(221)两侧，栅极叠层(300)上方，用于隔离源区、漏区和栅极叠层，所述源区(211)和漏区(221)为多边体结构。

2.根据权利要求1所述的FinFET器件结构，其特征在于，所述第一沟道区(210)和第二沟道区(220)具有相同的高度、厚度和宽度。

3.根据权利要求1所述的FinFET器件结构，其特征在于，所述第一沟道区(210)和第二沟道区(220)之间的距离为5～50nm，所述源区(211)和漏区(221)之间的距离为5～30nm。

4.根据权利要求1所述的FinFET器件结构，其特征在于，所述栅极叠层(300)与所述第一、第二沟道区(210、220)顶部平齐。

5.根据权利要求1所述的FinFET器件结构，其特征在于，所述栅极叠层(300)包括：界面层(310)、高K介质层(320)、金属栅功函数调节层(330)以及多晶硅(340)。

6.一种U型FinFET器件制造方法，包括：

a.提供衬底(100)；

b.在所述衬底上形成第一、第二沟道区(210、220)；

c.形成掩膜(201)覆盖所述第一、第二沟道区下方，暴露出所述第一、第二沟道区上半部分；

d.以未被掩膜(201)覆盖的第一、第二沟道区为籽晶，外延形成源漏区(211、221)，并去除掩膜(201)；

e.在衬底上形成栅极叠层(300)，覆盖所述第一、第二沟道区；

f.在所述源漏区(211、221)两侧，栅极叠层(300)上方形成隔离区(230)。

7.根据权利要求6所述的制造方法，其特征在于，所述衬底(100)具有N型或P型掺杂，杂质浓度为1e1015cm-2。

8.根据权利要求6所述的制造方法，其特征在于，所述第一、第二沟道区(210、220)由衬底刻蚀形成，具有与衬底(100)相同的掺杂类型和浓度分度。

9.根据权利要求6所述的制造方法，其特征在于，在外延生长源漏区的同时进行原位掺杂，掺杂的杂质类型为N或P型，浓度为1e1017～1e1019cm-2。

说明书

一种FinFET结构及其制造方法

技术领域

[0001] 本发明涉及一种半导体器件制造方法，具体地，涉及一种FinFET制造方法。技术背景

[0002] 摩尔定律指出：集成电路上可容纳的晶体管数目每隔18个月增加一倍，性能也同时提升一倍。目前，随着集成电路工艺和技术的发展，先后出现了二极管、MOSFET、FinFET等器件，节点尺寸不断减小。然而，2011年以来，硅晶体管已接近了原子等级，达到了物理极限，由于这种物质的自然属性，除了短沟道效应以外，器件的量子效应也对器件的性能产生了很大的影响，硅晶体管的运行速度和性能难有突破性发展。因此，如何在在无法减小特征尺寸的情况下，大幅度的提升硅晶体管的性能已成为当前亟待解决的技术难点。

发明内容

[0003] 本发明提供了一种U型FinFET结构及其制造方法，在现有FinFET工艺的基础上提出了一种新的器件结构，使器件的栅长不受footprint尺寸限制，有效地解决了短沟道效应所带来的问题。具体的，该结构包括：

[0004] 衬底；

[0005] 第一鳍片，所述第一鳍片包括第一沟道区和位于第一沟道区上方的源区，其中所述源区比所述第一沟道区宽；

[0006] 第二鳍片，所述第二鳍片与第一鳍片平行，包括第二沟道区和位于第二沟道区上方的漏区，其中所述漏区比所述第二沟道区宽；

[0007] 栅极叠层，所述栅极叠层覆盖所述衬底和第一、第二沟道区的侧壁；

[0008] 隔离区，所述隔离区位于所述源区和漏区两侧，栅极叠层上方，用于隔离源区、漏区和栅极叠层。

[0009] 其中，所述第一沟道区和第二沟道区具有相同的高度、厚度和宽度。

[0010] 其中，所述第一沟道区和第二沟道区之间的距离为5～50nm，所述源区和漏区之间的距离为5～30nm。

[0011] 其中，所述源区和漏区为立方体结构。

[0012] 其中，所述栅极叠层与所述第一、第二沟道区顶部平齐。

[0013] 其中，所述栅极叠层包括：界面层、高K介质层、金属栅功函数调节层以及多晶硅。

[0014] 相应的，本发明还提供了一种U型FinFET器件制造方法，包括：

[0015] a.提供衬底；

[0016] b.在所述衬底上形成第一、第二沟道区；

[0017] c.形成掩膜覆盖所述第一、第二沟道区下方，暴露出所述第一、第二沟道区上半部分；

[0018] d.以未被掩膜覆盖的第一、第二沟道区为籽晶，外延形成源漏区，并去除掩膜；

[0019] e.在衬底上形成栅极叠层，覆盖所述第一、第二沟道区；

[0020] f.在所述源漏区两侧，栅极叠层上方形成隔离区。

[0021] 其中，所述衬底具有N型或P型掺杂，杂质浓度为le1015cm-2。

[0022] 其中，所述第一、第二沟道区由衬底刻蚀形成，具有与衬底相同的掺杂类型和浓度分度。

[0023] 其中，在外延生长源漏区的同时进行原位掺杂，掺杂的杂质类型为N或P型，浓度为le1017～le1019cm-2。

[0024] 本发明在现有FinFET工艺的基础上提出了一种新的U型器件结构，与现有技术中相比，该结构使器件具有垂直的沟道，因而在footprint尺寸不变的情况下，器件可以通过改变Fin的高度来调节栅长，改善短沟道效应。首先，由于器件具有U型垂直沟道结构，器件源漏悬于衬底上方，与衬底天然分离，因而使得该器件的无法发生源漏穿通，从而具有较低的亚阈态斜率及漏电流。其次，由于器件具有U型垂直沟道结构，器件源漏相互平行且悬于衬底上方，有效隔离了器件漏端电场对源端的影响，因而进一步改善了器件的短沟道效应，使器件具有较小的DIBL。再次，由于器件具有U型垂直沟道结构，器件源漏悬于衬底上方且位于同一平面内，因而便于制作源漏接触。同时，本发明具有SOI结构，位于衬底区域被栅极叠层覆盖的沟道区具有SOI器件的优良特性，具有良好的栅控能力以，克服了体硅器件中该区域栅控能力差的缺点。最后，由于本发明中衬底沟道区被重掺杂，完全处于开启的状态，不受栅极电压控制，因此器件具有更高的工作电流。本发明提出的器件结构在制作工艺上与现有FinFET工艺完全兼容，极大地提高了器件性能。

附图说明

[0025] 图1～图9示意性地示出了根据本发明中实施例1中的方法形成U型FinFET器件各阶段的剖面图。

具体实施方式

[0026] 为使本发明的目的、技术方案和优点更加清楚，下面将结合附图对本发明的实施例作详细描述。

[0027] 下面详细描述本发明的实施例，所述实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的，仅用于解释本发明，而不能解释为对本发明的限制。

[0028] 参见图9，本发明提供了一种FinFET结构，包括：衬底100；第一鳍片，所述第一鳍片包括第一沟道区210和位于第一沟道区上方的源区211；第二鳍片，所述第二鳍片与第一鳍片平行，包括第二沟道区220和位于第二沟道区上方的漏区221；栅极叠层300，所述栅极叠层覆盖所述衬底和第一、第二沟道区210、220的侧壁；隔离区230，所述隔离区230位于所述源区211和漏区221两侧，栅极叠层300上方，用于隔离源区、漏区和栅极叠层。其中，所述第一沟道区210和第二沟道区220具有相同的高度、厚度和宽度。

[0029] 其中，所述第一沟道区210和第二沟道区220之间的距离为5～50nm，所述源区211和漏区221之间的距离为5～30nm。其中，所述源区211和漏区221为立方体结构。

[0030] 本发明在现有FinFET工艺的基础上提出了一种新的U型器件结构，与现有技术中相比，该结构使器件具有垂直的沟道，因而在footprint尺寸不变的情况下，器件可以通过改变Fin的高度来调节栅长，改善短沟道效应。首先，由于器件具有U型垂直沟道结构，器件源漏悬于衬底上方，与衬底天然分离，因而使得该器件的无法发生源漏穿通，从而具有较低的亚阈态斜率及漏电流。其次，由于器件具有U型垂直沟道结构，器件源漏相互平行且悬于衬底上方，有效隔离了器件漏端电场对源端的影响，因而进一步改善了器件的短沟道效应，使器件具有较小的DIBL。再次，由于器件具有U型垂直沟道结构，器件源漏悬于衬底上方且位于同一平面内，因而便于制作源漏接触。同时，本发明具有SOI结构，位于衬底区域被栅极叠层覆盖的沟道区具有SOI器件的优良特性，具有良好的栅控能力以，克服了体硅器件中该区域栅控能力差的缺点。最后，由于本发明中衬底沟道区被重掺杂，完全处于开启的状态，不受栅极电压控制，因此器件具有更高的工作电流。本发明提出的器件结构在制作工艺上与现有FinFET工艺完全兼容，极大地提高了器件性能。

[0031] 以下将参照附图更详细地描述本实发明。在各个附图中，相同的元件采用类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。

[0032] 应当理解，在描述器件的结构时，当将一层、一个区域称为位于另一层、另一个区域“上面”或“上方”时，可以指直接位于另一层、另一个区域上面，或者在其与另一层、另一个区域之间还包含其它的层或区域。并且，如果将器件翻转，该一层、一个区域将位于另一层、另一个区域“下面”或“下方”。

[0033] 如果为了描述直接位于另一层、另一个区域上面的情形，本文将采用“直接在......上面”或“在......上面并与之邻接”的表述方式。

[0034] 在下文中描述了本发明的许多特定的细节，例如器件的结构、材料、尺寸、处理工艺和技术，以便更清楚地理解本发明。但正如本领域的技术人员能够理解的那样，可以不按照这些特定的细节来实现本发明。例如，衬底和鳍片的半导体材料可以选自IV族半导体，如Si或Ge，或III-V族半导体，如GaAs、InP、GaN、SiC，或上述半导体材料的叠层。

[0035] 首先结合附图对本发明的实施例1进行详细描述。

[0036] 参见图1，示出了本发明中的支撑衬底100。所述支撑衬底100材料为半导体材料，可以是硅，锗，砷化镓等，优选的，在本实施例中，所用支撑衬底100的材料为硅，其厚度为100～500nm。

[0037] 接下来，可选的，在所述顶层衬底100上外延生长沟道材料层。所述沟道材料层在经过后续工艺的处理后为器件沟道区的主要部分，可以轻掺杂或者不掺杂；掺杂类型根据器件的类型而定。优选的，在外延时对所述沟道材料层进行原位掺杂，形成均匀的分布。对于N型器件，沟道材料层的掺杂类型为P型，可采用的掺杂杂质为硼等三族元素；对于P型器件，沟道材料层的掺杂类型为N型，可采用的掺杂杂质为磷、砷等五族元素。在本实施例中，在衬底上进行外延生长，为了使后续工艺中形成的沟道区具有le15cm-2的掺杂浓度，在外延生长时进行原位掺杂，所采用的掺杂元素为硼，外延层的厚度等于后续工艺中将要形成的第一、第二沟道区的厚度，具体的工艺步骤与现有工艺相同，在此不再赘述。

[0038] 接下来，如图2所示，经过投影，曝光，显影，刻蚀等常规工艺对所述衬底和沟道材料层进行刻蚀，形成第一沟道区210和第二沟道区220，所述刻蚀方法可以是干法刻蚀或干法/湿法刻蚀；形成的第一、第二沟道区具有和沟道材料层相同的掺杂浓度和掺杂类型。

[0039] 在现有的IC工艺中，为了减小源漏区寄生电阻，通常对源漏区进行外延，形成raised-SD结构。在U型沟道的器件中，由于栅极结构位于源漏区下方，需要形成栅极之后再进行源漏外延，然而由于外延工艺中的高温过程会融化栅极金属和高K材料，因此无法使用后栅工艺，影响器件性能。因此，为了解决这一问题，本发明提出了一种新的制造方法，先对源漏区进行外延生长，再形成栅极结构，使得raised-SD结构与金属栅结构能够同时实现，有效的与现有工艺兼容，改善器件性能。

[0040] 具体的，外延源漏的方法如下：

[0041] 首先，如图3所示，形成掩膜201，使其覆盖所述衬底和第一、第二沟道区的下半部分，掩膜201的高度等于器件沟道区的高度，第一、第二沟道区高于沟道区的区域暴露在掩膜之外；其中，所述掩膜的材料为二氧化硅和/或氮化硅等介质材料，在本实施例中，优选的，采用二氧化硅作为掩膜201的材料。淀积掩膜201的方法可以为化学汽相淀积等本领域常用的工艺手段，在此不再赘述。

[0042] 接下来，以暴露出的第一、第二沟道区的区域为籽晶进行外延生长，形成raised-SD，即最终的源漏区211、221。具体的，外延生长的源漏区的形状取决于第一、第二沟道区表面的晶向，若该晶向为＜111＞方向，则外延得到的形状为多边体结构，如图4所示；若该晶向为＜100＞方向，则外延得到的形状为立方体结构，如图5所示。其中，在外延生长的同时进行原位掺杂，掺杂的杂质类型为N或P型，浓度为le1017～le1019cm-2。外延形成的源漏区比沟道区更宽。外延结束之后，去除所述掩膜201。本发明中，以立方体结构的源漏区为例进行说明，需要注意的是，在其他实施例中，外延的源漏区可以具有多边体结构或其他可能的外延性状结构，在此不再赘述。

[0043] 接下来，在所述第一、第二沟道区210、220两侧和源漏区211、221上方形成栅极叠层300，与现有的FinFET工艺相同，所述栅极叠层依次包括界面层、高K介质层、金属栅功函数调节层以及多晶硅。

[0044] 其中，所述界面层的材料为二氧化硅，用于消除第一、第二沟道区表面的缺陷和界面态，考虑到器件的栅控能力以及其他性能，所述界面层的厚度一般为0.5～1nm；所述高K介质层一般为高K介质，如HfAlON、HfSiAlON、HfTaAlON、HfTiAlON、HfON、HfSiON、HfTaON、HfTiON、Al2O3、La2O3、ZrO2、LaAlO中的一种或其组合，栅介质层的厚度可以为1nm-10nm，例如3nm、5nm或8nm；所述金属栅功函数调节层可以采用TiN、TaN等材料制成，其厚度范围为3nm～15nm，形成金属栅功函数调节层后的器件结构如图6所示。

[0045] 为了使栅极叠层300具有良好的台阶覆盖特性，获得质量优良的薄膜，上述形成栅极叠层的工艺均采用原子层淀积的方法形成。

[0046] 接下来，在所述金属栅功函数调节层表面形成栅极金属。所示栅极金属可以是钨、钛等金属和/或多晶硅，在本实施例中，优选的，采用多晶硅作为栅极金属。具体的，首先，采用化学汽相淀积的方法在所述器件表面淀积一层多晶硅，使其覆盖整个器件10～50nm；接下来，对所述多晶硅层进行平坦化，所述平坦化方法可以是化学机械抛光(CMP)，使所述多晶硅表面高度一致，以所述金属栅功函数调节层作为化学机械抛光的停止层，使其余区域的多晶硅与所述金属栅功函数调节层平齐；接下来，使用各向异性选择性刻蚀对所述多晶硅层进行定向刻蚀，使其表面与第一第二沟道区顶部平齐，如图7所示。

[0047] 接下来，对覆盖所述源漏区211、221的栅极叠层进行各向同性选择性刻蚀，去除其位于多晶硅层上方的部分，露出所述源漏区，如图8所示。

[0048] 接下来，在源漏区的侧壁上形成隔离区230，用于将栅极叠层与源漏区隔开。隔离区230可以由氮化硅、氧化硅、氮氧化硅、碳化硅及其组合，和/或其他合适的材料形成。隔离区230可以具有多层结构。隔离区可以通过包括沉积刻蚀工艺形成，其厚度范围可以是10nm-100nm，如30nm、50nm或80nm，如图9所示。

[0049] 接下来，与现有技术相同，在所述源漏区和栅极上方形成硅化物以及金属电极，具体工艺步骤在此不再赘述。

[0050] 本发明提出了一种新的制造方法，先对源漏区进行外延生长，再形成栅极结构，使得raised-SD结构与金属栅结构能够同时实现，解决了U型沟道的器件无法在源漏外延的同时使用后栅工艺的问题，与现有工艺兼容，改善器件性能。此外，仅以第一、第二表面的硅材料作为籽晶进行外延生长，使得后续过程中从外延区域扩散进入沟道区的杂质数目减少，有益于进一步提高器件性能。

[0051] 虽然关于示例实施例及其优点已经详细说明，应当理解在不脱离本发明的精神和所附权利要求限定的保护范围的情况下，可以对这些实施例进行各种变化、替换和修改。对于其他例子，本领域的普通技术人员应当容易理解在保持本发明保护范围内的同时，工艺步骤的次序可以变化。

[0052] 此外，本发明的应用范围不局限于说明书中描述的特定实施例的工艺、机构、制造、物质组成、手段、方法及步骤。从本发明的公开内容，作为本领域的普通技术人员将容易地理解，对于目前已存在或者以后即将开发出的工艺、机构、制造、物质组成、手段、方法或步骤，其中它们执行与本发明描述的对应实施例大体相同的功能或者获得大体相同的结果，依照本发明可以对它们进行应用。因此，本发明所附权利要求旨在将这些工艺、机构、制造、物质组成、手段、方法或步骤包含在其保护范围内。