磁存储器及其控制方法

摘要

根据一个实施例，磁存储器包括：基元阵列，该基元阵列包括多个存储器基元，每一个存储器基元包括磁阻效应元件；以及读取电路，该读取电路从基于地址信号而从存储器基元中的所选择的存储器基元来读取数据。读取电路从与在基元阵列中的磁阻效应元件的位置对应的多个判定水平中来选择一个判定水平，并且使用选择的判定水平来执行数据的读取。

权利要求

1.一种磁存储器，包括：

基元阵列，其包括沿着第一和第二方向设置的多个存储器基元，所述基元阵列包括第一区域和在所述第一区域周围的第二区域，并且每一个存储器基元包括作为存储器元件的磁阻效应元件；以及读取电路，其从基于地址信号而从所述存储器基元中所选择的存储器基元来读取数据，其中所述读取电路基于所选择的存储器基元所位于的、来自于所述第一和第二区域中的区域从多个判定水平中来选择一个判定水平，并且使用所述选择的判定水平来从所述选择的存储器基元执行所述数据的读取。

2.根据权利要求1所述的磁存储器，其中：

所述磁阻效应元件中的每一个磁阻效应元件包括其中磁化取向不可变的第一磁层、其中磁化取向可变的第二磁层、以及在所述第一和第二磁层之间的非磁层；并且所述磁阻效应元件的所述第一磁层的所述磁化朝向所述基元阵列的第一侧来取向。

3.根据权利要求1所述的磁存储器，其中

对于在所述第一区域中的存储器基元的磁干扰大于对于在所述第二区域中的存储器基元的磁干扰。

4.根据权利要求1所述的磁存储器，其中

在所述第一区域中在第一磁化取向状态中的磁阻效应元件的电阻值大于在所述第二区域中在所述第一磁化取向状态中的所述磁阻效应元件的电阻值。

5.根据权利要求1所述的磁存储器，其中

在所述基元阵列中的磁阻效应元件的位置与所述地址信号相关联。

6.一种磁存储器，包括：

基元阵列，其包括沿着第一和第二方向设置的多个存储器基元，所述基元阵列包括第一区域、在所述第一区域周围的第二区域、以及在所述第一区域周围并且在所述第一区域和所述第二区域之间的第三区域，每一个存储器基元包括作为存储器元件的磁阻效应元件；以及读取电路，其从基于地址信号而从所述存储器基元中所选择的存储器基元来读取数据，其中所述读取电路生成用以判定存储在所述第一区域中的存储器基元中的数据的第一判定水平、用以判定存储在所述第二区域中的存储器基元中的数据的第二判定水平、以及用以判定存储在所述第三区域中的存储器基元中的数据的第三判定水平，所述第一判定水平大于所述第三判定水平，所述第二判定水平小于所述第三判定水平，且所述读取电路基于所述地址信号选择所述第一至第三判定水平中的一个判定水平，并且使用所述选择的判定水平来从所述选择的存储器基元执行所述数据的读取。

7.根据权利要求6所述的磁存储器，其中：

所述地址信号包括指示在所述基元阵列的所述第一方向上的存储器基元的位置的第一地址值和指示在所述基元阵列的所述第二方向上的存储器基元的位置的第二地址值；以及所述读取电路基于所述第一地址值和所述第二地址值来选择所述第一至第三判定水平中的一个判定水平。

8.根据权利要求6所述的磁存储器，其中：

所述地址信号包括指示在所述基元阵列的所述第一方向上的存储器基元的位置的第一地址值和指示在所述基元阵列的所述第二方向上的存储器基元的位置的第二地址值；以及所述读取电路基于所述第一地址值来选择所述第一至第三判定水平中的一个判定水平。

9.根据权利要求6所述的磁存储器，其中：

所述磁阻效应元件中的每一个磁阻效应元件包括其中磁化取向不可变的第一磁层、其中磁化取向可变的第二磁层、以及在所述第一和第二磁层之间的非磁层；以及所述磁阻效应元件的所述第一磁层的所述磁化朝向所述基元阵列的第一侧来取向。

10.根据权利要求6所述的磁存储器，其中：

在所述基元阵列中的所述存储器基元的每一个存储器基元包括由包括在所述磁阻效应元件中的磁层的磁化导致的磁干扰；以及对于在所述第一区域中的存储器基元的所述磁干扰大于对于在所述第二区域中的存储器基元的所述磁干扰。

11.根据权利要求6所述的磁存储器，其中

在所述第一区域中的在第一磁化取向状态中的磁阻效应元件的电阻值大于在所述第二区域中的在第一磁化取向状态中的磁阻效应元件的电阻值。

12.根据权利要求6所述的磁存储器，其中

所述读取电路包括：

控制电路，所述地址信号被提供给所述控制电路，并且所述控制电路基于所述地址信号来产生控制信号；以及选择电路，其基于所述控制信号来选择所述第一至第三判定水平中的一个判定水平。

13.根据权利要求6所述的磁存储器，其中：

所述读取电路包括参考水平发生器和感测放大器，

所述参考水平发生器包括：

控制电路，所述地址信号被提供给所述控制电路，并且所述控制电路基于所述地址信号来产生控制信号；以及选择电路，产生所述第一判定水平的第一电位、产生所述第二判定水平的第二电位以及产生所述第三判定水平的第三电位被提供给所述选择电路，并且所述选择电路基于所述控制信号选择所述第一至第三判定水平中的一个判定水平，所述感测放大器包括：

第一输入端子，流过由所述地址信号选择的所述存储器基元的读取电流被提供给所述第一输入端子；以及第二输入端子，通过使用由所述选择电路选择的所述电位产生的参考电流被提供给所述第二输入端子，作为所述选择的判定水平，以及所述感测放大器输出所述读取电流和所述参考电流的比较结果作为所述选择的存储器基元的所述数据。

14.一种磁存储器的控制方法，所述方法包括：

向控制电路提供指示数据待从其读取的在基元阵列中的存储器基元的地址信号，所述基元阵列包括沿着第一和第二方向设置的多个存储器基元，所述基元阵列包括第一区域和在所述第一区域周围的第二区域，并且每一个存储器基元包括作为存储器元件的磁阻效应元件；

基于由所述地址信号指示的存储器基元所位于的、来自于所述第一和第二区域中的区域，由所述控制电路从多个判定水平中选择一个判定水平；以及使用所述选择的判定电平，由所述控制电路从由所述地址信号指示的所述存储器基元读取所述数据。

15.根据权利要求14所述的方法，其中：

所述磁阻效应元件中的每一个磁阻效应元件包括其中磁化取向不可变的第一磁层、其中磁化取向可变的第二磁层、以及在所述第一和第二磁层之间的非磁层；以及所述磁阻效应元件的所述第一磁层的所述磁化朝向所述基元阵列的第一侧来取向。

16.根据权利要求14所述的方法，其中

对于在所述第一区域中的存储器基元的磁干扰大于对于在所述第二区域中的存储器基元的磁干扰。

17.根据权利要求14所述的方法，其中

在所述第一区域中在第一磁化取向状态中的磁阻效应元件的电阻值大于在所述第二区域中在所述第一磁化取向状态中的所述磁阻效应元件的电阻值。

18.根据权利要求14所述的方法，其中：

所述基元阵列进一步包括在所述第一区域周围并且在所述第一区域和所述第二区域之间的第三区域，所述判定水平包括：

第一判定水平，其判定在所述第一区域中的存储器基元的数据；

第二判定水平，其判定在所述第二区域中的存储器基元的数据；以及第三判定水平，其判定在所述第三区域中的存储器基元的数据，所述第一判定水平高于所述第三判定水平，以及

所述第二判定水平低于所述第三判定水平。

19.根据权利要求14所述的方法，其中：

所述地址信号包括指示在所述基元阵列的所述第一方向上的存储器基元的位置的第一地址值和指示在所述基元阵列的所述第二方向上的存储器基元的位置的第二地址值；以及基于所述第一地址值和所述第二地址值来选择所述判定水平中的一个判定水平。

20.根据权利要求14所述的方法，其中：

所述地址信号包括指示在所述基元阵列的所述第一方向上的存储器基元的位置的第一地址值和指示在所述基元阵列的所述第二方向上的存储器基元的位置的第二地址值；以及基于所述第一地址值来选择所述判定水平中的一个判定水平。

说明书

磁存储器及其控制方法

[0001] 相关申请的交叉引用

[0002] 本申请要求2013年9月4日提交的美国临时申请No.61/873,798以及2014年3月7日提交的美国申请No.14/201,613的权益，所有申请的整体内容通过引用并入在此。

技术领域

[0003] 在此描述的实施例一般涉及磁存储器及磁存储器的控制方法。

背景技术

[0004] 近年来，自旋转移矩类型的磁阻随机存取存储器(STT-MRAM)作为半导体存储器被提出。MRAM包含在存储器基元中的磁阻效应元件。磁阻效应元件包括两个磁层(铁磁体层)和在其间设置的非磁层。“1”或“0”的数据存储在存储器基元中，取决于磁阻效应元件的两个磁层的磁化状态，也就是说，两个磁层的自旋取向是否平行或反平行。

发明内容

[0005] 本公开的实施例提供一种磁存储器及磁存储器的控制方法，其能够提高磁存储器的可靠性。

[0006] 在本公开的一个方面，提供一种磁存储器，包括：基元阵列，其包括沿着第一和第二方向设置的多个存储器基元，所述基元阵列包括第一区域和在所述第一区域周围的第二区域，并且每一个存储器基元包括作为存储器元件的磁阻效应元件；以及读取电路，其从基于地址信号而从所述存储器基元中所选择的存储器基元来读取数据，其中所述读取电路基于所选择的存储器基元所位于的、来自于所述第一和第二区域中的区域从多个判定水平中来选择一个判定水平，并且使用所述选择的判定水平来从所述选择的存储器基元执行所述数据的读取。

[0007] 在本公开的另一方面，提供一种磁存储器，包括：基元阵列，其包括沿着第一和第二方向设置的多个存储器基元，所述基元阵列包括第一区域、在所述第一区域周围的第二区域、以及在所述第一区域周围并且在所述第一区域和所述第二区域之间的第三区域，每一个存储器基元包括作为存储器元件的磁阻效应元件；以及读取电路，其从基于地址信号而从所述存储器基元中所选择的存储器基元来读取数据，其中所述读取电路生成用以判定存储在所述第一区域中的存储器基元中的数据的第一判定水平、用以判定存储在所述第二区域中的存储器基元中的数据的第二判定水平、以及用以判定存储在所述第三区域中的存储器基元中的数据的第三判定水平，所述第一判定水平大于所述第三判定水平，所述第二判定水平小于所述第三判定水平，且所述读取电路基于所述地址信号选择所述第一至第三判定水平中的一个判定水平，并且使用所述选择的判定水平来从所述选择的存储器基元执行所述数据的读取。

[0008] 在本公开的又一方面，提供一种磁存储器的控制方法，所述方法包括：向控制电路提供指示数据待从其读取的在基元阵列中的存储器基元的地址信号，所述基元阵列包括沿着第一和第二方向设置的多个存储器基元，所述基元阵列包括第一区域和在所述第一区域周围的第二区域，并且每一个存储器基元包括作为存储器元件的磁阻效应元件；基于由所述地址信号指示的存储器基元所位于的、来自于所述第一和第二区域中的区域，由所述控制电路从多个判定水平中选择一个判定水平；以及使用所述选择的判定电平，由所述控制电路从由所述地址信号指示的所述存储器基元读取所述数据。

附图说明

[0009] 图1是示出磁存储器的整体配置示例的框图；

[0010] 图2是示出磁存储器的基元阵列附近的配置示例的视图；

[0011] 图3是示出在实施例中磁存储器的配置示例的示意图；

[0012] 图4是示出磁存储器的存储器基元的结构示例的视图；

[0013] 图5是示出磁阻效应元件的结构示例的示意图；

[0014] 图6是示出磁阻效应元件的结构示例的示意图；

[0015] 图7是描述在实施例中的磁存储器的示意图；

[0016] 图8是描述在实施例中的磁存储器的示意图；

[0017] 图9是描述在实施例中的磁存储器的示意图；

[0018] 图10是描述在实施例中的磁存储器的操作示例的示图；以及

[0019] 图11是描述在实施例中的磁存储器的变形的视图。

具体实施方式

[0020] 本实施例将参照附图在下面详细描述。在下面的描述中，相同的参考标记附到具有相同功能和配置的元件，并且重复描述将在必要时提供。

[0021] 一般地，根据一个实施例，磁存储器包括：基元阵列，其包含沿第一和第二方向设置的多个存储器基元，每一个存储器基元包括作为存储器元件的磁阻效应元件；以及读取电路，其从基于地址信号而从多个存储器基元中所选择的存储器基元来读取数据。读取电路从与在基元阵列中的磁阻效应元件的位置对应的多个判定水平(level)来选择一个判定水平，并且使用选择的判定水平来从选择的存储器基元执行数据的读取。

[0022] [实施例]

[0023] 在实施例中的磁存储器的配置和操作将参考图1至图11来描述。

[0024] (1)配置

[0025] 在实施例中的磁存储器的配置将参考图1至图9来描述。

[0026] 图1是示出在实施例中磁存储器的整体配置示例的框图。

[0027] 如在图1中所示，在实施例中的磁存储器包括基元阵列200和控制基元阵列的操作的多个电路。

[0028] 在磁存储器中，磁阻效应元件用作在基元阵列200中的存储器元件。在本实施例中的磁存储器例如是磁阻随机存取存储器(MRAM)。

[0029] 在实施例中的MRAM包括用于在MRAM(例如MRAM封装)和外部装置(例如存储器控制器或主机装置)之间的发送/接收与控制信号(命令/状态)的发送/接收的接口电路110。CA缓冲器111和DQ缓冲器112设置在接口电路110的内部。

[0030] CA缓冲器111从外部装置接收命令/地址信号、时钟启用信号、库选择信号、外部时钟信号等。DQ缓冲器112发送或接收数据输入/输出信号(数据)、数据选通信号以及数据屏蔽信号。

[0031] 时钟发生器120基于来自基于时钟启用信号的CA缓冲器111的信号，产生MRAM的内部时钟。所产生的内部时钟提供给在MRAM中的预定电路，诸如命令解码器121、多路复用器114和DQ缓冲器112。在MRAM中的每一个电路基于由时钟发生器120产生的内部时钟而在操作时序处操作。

[0032] 命令解码器121基于从CA缓冲器111传送的命令/地址信号来解码命令。解码的命令发送给库管理器122和电压发生器123。

[0033] 为了执行对应于命令/地址信号的操作，库管理器122向由库选择信号选择的库BK传送诸如在基元阵列200中的地址和到库BK中每一个电路的控制信号。

[0034] 电压发生器123产生用于与命令对应的操作的各种电压，并且向在库BK中的预定电路提供所产生的电压。

[0035] 例如，多个库BK设置在MRAM中。

[0036] 基元阵列200设置在库BK中。全局位线GBL、bGBL、位线BL、bBL、全局字线GWL以及字线WL设置在基元阵列中。多个存储器基元MC设置在基元阵列200中，以便连接到导线GBL、bGBL、BL、bBL、GWL、WL。

[0037] 控制器130设置在库BK中。控制器130控制在库BK中每一个电路的操作。控制器130包括时序控制器131、行预解码器132、列预解码器133等。

[0038] 时序控制器131控制在库BK中每一个电路140、150、160、170、180的操作时序。

[0039] 行预解码器132执行例如对于来自库管理器122的地址信号的行地址的预解码。列预解码器133执行例如对于来自库管理器122的地址信号的列地址的预解码。

[0040] 行解码器140解码来自行预解码器132的行地址。行解码器140基于解码的行地址控制在基元阵列200中的全局字线GWL与字线(也称为子字线)WL的激活。

[0041] 列解码器150解码来自列预解码器133的列地址。列解码器150基于解码的列地址控制在基元阵列200中的全局位线GBL、bGBL和位线(也称为子位线)BL、bBL的激活。

[0042] 在基元阵列200中的存储器基元MC通过行解码器140及列解码器150处于访问状态中。

[0043] 读取电路(感测放大器)180和写入电路(写入驱动器)181在数据分别从基元阵列200读取/写入到基元阵列200时被驱动。

[0044] 读取电路180被驱动用于在控制器130的控制下读取数据。读取电路180经由全局位线GBL、bGBL和位线BL、bBL向基于地址信号所选择的基元阵列200中的存储器基元MC提供读取电流(或读取电压)。读取电路180通过检测读取电流的电流值或位线的电位来读取在存储器基元MC中存储的数据。

[0045] 写入电路181被驱动用于在控制器130的控制下写入数据。写入电路181经由全局位线GBL、bGBL和位线BL、bBL向基于地址所选择的基元阵列200中的存储器基元提供写入电流。

[0046] 例如，当MRAM的数据通过基于自旋转移矩(STT)的写入方法写入时，写入电流流过在存储器基元中的磁阻效应元件。在STT-MRAM中，其中流过磁阻效应元件的写入电流的方向根据要写入到存储器基元中的数据(例如，“0”或“1”)来控制。

[0047] 错误检查和校正(ECC)电路170对要写入到基元阵列200中的数据以及从基元阵列200读取的数据执行ECC处理。

[0048] 页面缓冲器160在称为“页面”的数据基元中临时存储要写入到基元阵列200中的数据和从基元阵列200读取的数据。

[0049] 多路复用器114基于内部时钟在时序中调节库BK和缓冲器112之间(或MRAM和外部装置之间)的数据传送时序。

[0050] 图2是示出MRAM的基元阵列附近的电路布局示例的视图。

[0051] 如在图2中所示，MRAM具有在基元阵列200附近设置的外围电路209和核心电路201。

[0052] 在基元阵列200中，多个存储器基元设置成矩阵形状。数据存储在每一个存储器基元中。

[0053] 核心电路201电连接到基元阵列200。数据在核心电路201和基元阵列200之间输入和输出。核心电路201包括局部列开关电路(LYSW)210、子字线解码器(SWD)211，以及局部列开关驱动器(LYSWDRV)212。

[0054] 局部列开关电路210使用分层位线系统根据在磁存储器中的列地址选择性地连接位线BL和bBL与全局位线。子字线解码器211激活字线并且根据行地址选择性地连接字线和全局字线。局部列开关驱动器212控制在局部列开关电路210中的局部列开关(例如在图1中的晶体管M1、M2)的接通/关断。

[0055] 例如，局部列开关电路210包括具有嵌入式栅电极的晶体管，子字线解码器211包括具有平面栅电极的晶体管，以及局部列开关驱动器212包括嵌入式和平面晶体管。

[0056] 外围电路(外围电路组，外围电路区域)209经由核心电路201电连接到基元阵列200。外围电路209包括例如控制电路(其控制核心电路201和基元阵列200)、读取电路(读取驱动器)180、写入电路(写入驱动器)181等。外围电路主要包括平面晶体管。

[0057] 基元阵列200、核心电路201以及外围电路209形成在同一半导体基板上。因此，核心电路201和外围电路209与基元阵列200相邻。顺便说一下，多个基元阵列200和多个核心电路201可以设置在一个半导体基板中。在该情况下，例如一个外围电路(外围电路区域)设置在半导体基板中以便使多个基元阵列200和多个核心电路201共用。

[0058] 图3是示出MRAM的基元阵列的内部结构的示例和用于读取数据的电路的内部配置的示例的等效电路图。

[0059] 如在图3中所示，基元阵列200包括多个存储器基元MC。

[0060] 在基元阵列200内部，设置了多个位线BL<0>、BL<1>、BL、bBL<0>、bBL<1>、bBL和多个字线WL<0>、WL<1>、WL。当位线BL<0>、BL<1>、BL中的每一个位线没有在下面区分时，每一个位线简单地表示为位线BL，并且当位线bBL<0>、bBL<1>、bBL中的每一个位线没有在下面区分时，每一个位线简单地表示为位线bBL。当多个字线WL<0>、WL<1>、WL没有区分时，每一个字线简单地表示为字线WL。

[0061] 位线BL、bBL在列方向上延伸，并且字线WL在行方向上延伸。两个位线BL、bBL形成一个位线对。

[0062] 存储器基元MC连接到位线BL、bBL和字线WL。

[0063] 在列方向上设置的多个存储器基元MC连接到一个位线对BL、bBL。在行方向上设置的多个存储器基元MC连接到公共字线WL。

[0064] 在分层位线系统中，多个位线BL<0>、BL<1>、BL经由局部列开关M1<0>、M1<1>、M1连接到一个全局位线GBL，并且多个位线bBL<0>、bBL<1>、bBL经由局部列开关M2<0>、M2<1>、M2连接到其它全局位线bGBL。

[0065] 连接到位线BL、bBL中的一个位线的局部列开关M1<0>、M1<1>、M1、M2<0>、M2<1>、M2的接通/关断分别由控制信号CSL<0>、CSL<1>、CSL控制。

[0066] 当局部列开关M1<0>、M1<1>、M1、M2<0>、M2<1>、M2中的每一个列开关没有在下面区分时，每一个局部列开关简单地表示为局部列开关M1或M2。

[0067] 在分层字线系统中，例如多个字线WL经由子字线驱动器或局部行开关(未示出)连接到全局字线GWL。

[0068] 图4是示出MRAM的存储器基元MC的结构的示例的视图。

[0069] 存储器基元MC包括例如作为存储器元件的磁阻效应元件1和一个选择开关2。选择开关2是场效应晶体管(例如n沟道MOS晶体管)。在下文中，在存储器基元MC中作为选择开关2的场效应晶体管将称为基元晶体管(或选择晶体管)2。

[0070] MTJ元件1的一端连接至位线BL，并且MTJ元件1的另一端连接到基元晶体管2的电流路径的一端(源极/漏极)。基元晶体管2的电流路径的另一端(漏极/源极)连接到位线bBL。基元晶体管2的控制端子(栅极)连接到字线WL。

[0071] 基元晶体管2设置在半导体基板41上。基元晶体管2例如是n沟道MOS晶体管。

[0072] 基元晶体管2包括嵌入在半导体基板41的凹部中的栅电极20。栅介电膜21设置在半导体基板41和栅电极20之间。在本实施例中，其中晶体管的电极嵌入在半导体基板中的结构称为嵌入式栅结构。

[0073] 栅介电膜21形成在凹部的内表面上。栅电极20形成在栅介电膜21的内表面上，以使得凹部的下侧被掩埋。栅电极20被形成以便在行方向上延伸。栅电极20用作字线WL。

[0074] 由例如SiN制成的绝缘层29设置在栅介电膜21和栅电极20的顶表面上，以掩埋凹部的上侧。绝缘层29的顶表面与半导体基板41的顶表面基本上一样高。

[0075] 作为基元晶体管2的源极/漏极的扩散层(以下称为源极/漏极扩散层)23、24形成在半导体基板的表面41中，以使得栅介电膜21、栅电极20以及绝缘层29夹在其间。沿列方向相邻的两个存储器基元的基元晶体管2的扩散层23、24由在列方向相邻的两个存储器基元共用。

[0076] 基元晶体管2中的每一个基元晶体管的源极/漏极扩散层23、24由在行方向上设置的存储器基元的装置隔离区域(装置隔离介电膜)隔离。

[0077] 如在图4中所示，接触插头CP1、CP2设置在半导体基板41上的层间介电膜(未示出)中，以便分别连接到基元晶体管2的源极/漏极扩散层23、24。

[0078] 磁阻效应元件1设置在接触插头CP1上，并且磁阻效应元件1经由接触插头CP1连接到基元晶体管2的源极/漏极扩散层23。过孔插头VP设置在磁阻效应元件1上，并且磁阻效应元件经由过孔插头VP连接到位线BL。位线bBL经由接触插头CP2连接到基元晶体管2的源极/漏极扩散层24。顺便说一下，形成位线对的两个位线BL、bBL可以以相同的导线水平来设置。

[0079] 在本实施例中MRAM的磁阻效应元件的结构将使用图5和图6来描述。

[0080] 图5和图6是示意性示出磁阻效应元件的结构的剖视图。

[0081] 用于存储器元件1的磁阻效应元件是含有磁隧道结的MTJ元件。

[0082] MTJ元件1包括其磁化取向不变(固定)的第一磁层10、其磁化取向可变的第二磁层12，以及在两个磁层10、12之间的非磁层11。包括两个磁层10、12和非磁层11的叠层结构形成磁隧道结。形成磁隧道结的叠层结构10、11、12设置在例如两个电极19A、19B之间。

[0083] 在本实施例中，其磁化取向不变的磁层10称为参考层10，并且其磁化取向可变的磁层12称为存储层12。参考层10同样称为磁化不变层、销层或钉扎层。存储层12同样称为记录层、磁化自由层或自由层。

[0084] 图5示出面内磁化(水平磁化)的MTJ元件1。在面内磁化的MTJ元件1中，磁层10、12的磁化取向平行于磁层10、12的膜表面。例如，面内磁化的MTJ元件1以如此方式形成，即由于磁体的形状磁各向异性，磁层10、12的磁化在平行于磁层10、12的膜表面的方向上取向。例如，面内磁化的MTJ元件1具有椭圆平面形状。

[0085] 图6示出垂直磁化的MTJ元件1。在垂直磁化的MTJ元件1中，磁层10、12的磁化取向垂直于磁层10、12的膜表面。垂直磁化的MTJ元件1以如此方式形成，即由于磁体的晶体磁各向异性或界面磁各向异性，磁层10、12的磁化在垂直于磁层10、12的膜表面的方向上取向。例如，垂直磁化的MTJ元件具有圆形平面形状。

[0086] 当数据被写入时，通过STT方法来改变MTJ元件的存储层12的磁化取向。通过包含在电流Iw中的自旋极化电子作用在存储层12的磁化(自旋)上来改变存储层12的磁化取向，该电流Iw流过元件1并且等于存储层12的磁化反转阈值或更大。

[0087] “参考层10的磁化取向不变”或“参考层10的磁化取向固定”是指在用于反转存储层12的磁化取向的写入电流(磁化反转电流)Iw流入参考层10中时参考层10的磁化取向没有改变。因此，在MTJ元件1中，具有大的磁反转阈值的磁层用于参考层10，和具有比参考层10的磁反转阈值更小的磁反转阈值的磁层用于存储层12。因此，包括其磁化取向可变的存储层12和其磁化取向不变的参考层10的MTJ元件1形成。

[0088] 当存储层12的磁化取向与参考层10的磁化取向通过STT方法彼此平行时，也就是说，当存储层12的磁化取向与参考层10的磁化取向相同时，从存储层12朝向参考层10流动的电流Iw提供给MTJ元件1。在该情况下，电子经由隧道阻挡层11从参考层10朝向存储层12移动。已经通过参考层10和隧道阻挡层11的电子的大多数电子(自旋极化电子)具有与参考层10的磁化(自旋)取向相同的取向。自旋极化电子的自旋角动量(自旋矩)施加到存储层12的磁化，并且存储层12的磁化取向反转到与参考层10的取向相同的取向。当两个磁层10、12的磁化取向是平行取向时，MTJ元件1的电阻值最小。例如，“0”的数据分配给MTJ元件1，其中磁化取向是平行取向。

[0089] 当存储层12的磁化取向和参考层10的磁化取向反平行时，也就是说，当存储层12的磁化取向与参考层10的磁化取向相反时，从参考层10朝向存储层12流动的电流Iw提供给MTJ元件1。在该情况下，电子从存储层12朝向参考层10移动。具有与参考层10的磁化取向反平行的自旋的电子由参考层10反射。反射的电子注入到存储层12中作为自旋极化电子。自旋极化电子(反射的电子)的自旋角动量施加到存储层12的磁化，并且存储层12的磁化取向反转到参考层10的磁化取向的相反取向。当两个磁层10、12的磁化阵列是反平行阵列时，MTJ元件1的电阻值最大。例如，“1”的数据分配给MTJ元件1，其中磁化阵列是反平行阵列。

[0090] 在STT-MRAM中，写入电路181包括产生写入电流Iw的源电路(例如电流源)以及吸取写入电流Iw的汇(sink)电路。当数据写入到STT-MRAM中时，形成位线对的两个位线中的一个位线连接到源电路，并且两个位线中的另一个位线连接到汇电路。

[0091] 当读取数据时，比存储层12的磁反转阈值更小的读取电流Ir提供到MTJ元件1中。在存储器基元中存储的数据通过根据MTJ元件的电阻状态检测读取电流Ir的大小方面的变化来读取。

[0092] 图3示出当数据从在本实施例中的MRAM读取时所使用的读取电路180的电路配置的示例。

[0093] 如在图3中所示，读取电路180在读取数据时连接到基元阵列200。读取电路180包括感测放大器80和参考水平发生器81。在图3中所示的感测放大器80是电流检测型感测放大器。然而，在本实施例中MRAM的读取电路的感测放大器可以是电压检测型感测放大器。

[0094] 在图3中的感测放大器80包括第一逆变器、第二逆变器、n沟道场效应晶体管(下文中，表示为n晶体管)M4、M5、M6、M7、M8、M9、M15、M16和p沟道场MOS效应晶体管(下文中，表示为p晶体管)M17、M18。

[0095] 第一逆变器包括p晶体管M11和n晶体管M12。第一逆变器包括第一输入端子、第一输出端子以及第一和第二电压端子。第二逆变器包括p晶体管M13和n晶体管M14。第二逆变器包括第二输入端子、第二输出端子以及第三和第四电压端子。第二输入端子连接到第一输出端子，并且第二输出端子连接到第一输入端子。

[0096] p晶体管(感测启用晶体管)M17的漏极连接到第一逆变器的第一输出端子，并且p晶体管M17的源极连接到电源端子VDD2A。p晶体管(感测启用晶体管)的漏极M18连接到第二逆变器的第二输出端子，并且p晶体管M18的源极连接到电源端子VDD2A。感测启用信号SEN1从控制器130提供给p晶体管M17、M18的栅极。L(低)水平的感测启用信号SEN1在从MRAM读取数据之前提供，以接通感测启用晶体管M17、M18。从而节点SO、SOb被预充电。H(高)水平的感测启用信号SEN1在从MRAM读取数据时提供，以关断感测启用晶体管M17、M18。

[0097] n晶体管M15的漏极连接到第一逆变器的第一电压端子(晶体管M12的源极)，并且n晶体管M15的源极连接到接地端子VSS。n晶体管M16的漏极连接到第二逆变器的第三电压端子(晶体管M14的源极)，并且nMOS晶体管M16的源极连接到接地端子VSS。感测启用信号SEN2从在图1中的控制器130提供给n晶体管M15、M16的栅极。H(高)水平的感测启用信号SEN2在从MRAM读取数据时提供，以接通感测启用晶体管M15、M16。

[0098] 第一逆变器的第一电压端子(晶体管M12的源极)连接到n晶体管(读取启用晶体管)M5的漏极。n晶体管M5的源极经由n晶体管M4连接到全局位线GBL。读取启用信号REN从控制器130提供给n晶体管M5的栅极。n晶体管M5的接通和关断由读取启用信号REN控制。

[0099] 钳位电压Vclamp提供给n晶体管(钳位晶体管)M4的栅极。L水平的钳位电压Vclamp在MRAM的备用期间(或读取数据之前)提供给钳位晶体管M4的栅极，以关断(切断)钳位晶体管M4。当读取数据时，预定电压值(例如0.1V到0.6V)的钳位电压Vclamp提供给钳位晶体管M4的栅极。因此，流到所选基元MC的电流被限制，以便不超过上限(存储层的磁反转阈值)，以防止在所选基元MC中存储的数据被破坏。

[0100] 第二逆变器的第三电压端子(晶体管M14的源极)连接到n晶体管(读取启用晶体管)M7的漏极。读取启用信号REN从控制器130提供给n晶体管M7的栅极。n晶体管M7的接通和关断由读取启用信号REN控制。

[0101] n晶体管(读取启用晶体管)M7的源极经由n晶体管(参考晶体管)M6连接到参考水平发生器81的参考基元RC。参考基元RC包括电阻的预定值的电阻元件819。顺便说一下，电阻元件819可以是由多晶硅制成的电阻元件和扩散层或MTJ元件。

[0102] n晶体管M8的栅极连接到n晶体管M5的漏极和第一逆变器的第一电压端子(晶体管M12的源极)。n晶体管M8的源极和漏极分别连接到n晶体管(钳位晶体管)M4的栅极。钳位电压Vclamp提供给n晶体管M8的源极和漏极。

[0103] n晶体管M9的栅极连接到n晶体管M7的漏极和第二逆变器的第三电压端子(晶体管M14的源极)。n晶体管M9的源极和漏极连接到n晶体管(钳位晶体管)M6的栅极。来自参考水平发生器81的参考电位VREFIx提供给n晶体管M9的源极和漏极。

[0104] 参考水平发生器81产生参考水平以读取数据。当存储器基元的数据由电流检测型感测放大器鉴别时，作为鉴别数据的参考值的参考电流IREFx由参考水平发生器81产生。

[0105] 来自参考水平发生器81的参考电位VREFIx提供给作为参考晶体管M6的n晶体管M6的栅极。参考晶体管M6根据提供的参考电位VREFIx的大小采用驱动力来驱动。参考电流IREFx通过在参考电位VREFIx处驱动的参考晶体管M6和参考基元RC产生。因此，根据提供的参考电位VREFIx的大小产生电流值的参考电流IREFx。

[0106] 参考电流IREFx的大小由在参考基元中的电阻元件819和参考晶体管M6以如此方式控制，即参考电流IREFx是流过“1”的数据被存储在其中的存储器基元(高电阻状态的MTJ元件)的读取电流和流过“0”的数据被存储在其中的存储器基元(低电阻状态的MTJ元件)的读取电流之间的中间值。

[0107] 在电流检测型感测放大器中，钳位晶体管M4充当在感测放大器80的数据输入端子侧上的控制元件，并且参考晶体管M6充当在感测放大器的参考端子侧上的控制元件。

[0108] 当读取数据时变成较低电位侧的位线(源极线)bBL和全局位线(全局源极线)bGBL经由在汇电路中的n晶体管M3连接到接地端子。n晶体管M3的接通和关断由控制信号SINK来控制。

[0109] 当数据从MRAM读取时，流过所选基元的读取电流(基元电流)Ir和参考电流IREFx通过感测放大器80比较，并且根据电流Ir、IREFx的比较结果，H水平或L水平的信号通过由第一和第二逆变器(p晶体管M11、M13和n晶体管M12、M14)形成的闩锁电路保持。

[0110] 由在感测放大器80中的闩锁电路保持的信号从节点SO、SOb输出给后续电路(例如ECC电路或缓冲器)，作为输出信号DO、bDO。

[0111] 例如，为了提高存储器的存储密度，尝试了在MRAM中的存储器基元和MTJ元件的大小、在存储器基元之间的间隔，以及在MTJ元件之间的间隔的减少。其结果是，在彼此相邻的MTJ元件之间存在越来越多干扰的可能性，该干扰由MTJ元件产生的磁场造成。

[0112] 图7是示意性示出在MRAM的基元阵列中磁阻效应元件(MTJ元件)的参考层的磁化取向的视图。

[0113] 在图7中所示的示例中，在基元阵列200中的一个四边形(正方形)对应于一个存储器基元(或一个MTJ元件)。在图7中，在四边形中的箭头900指示在每一个存储器基元中的MTJ元件中的参考层的磁化取向。图7示出在面内磁化的MTJ元件中参考层的磁化取向。

[0114] 如在图7中所示，MTJ元件1以如此方式形成，即在基元阵列200中所有MTJ基元1的参考层10的磁化在MRAM的制造过程期间通过一种过程(例如磁场的施加)在同一方向上取向。

[0115] 如上所述，核心电路和外围电路的形成区域设置在基元阵列200的周围。

[0116] 图8是示出在MRAM的存储器基元(MTJ元件)之间的磁干扰的示意图。为了简化描述，聚焦于在基元阵列中的一个存储器基元(MTJ元件)，并且将描述在存储器基元和与该存储器基元相邻的其它基元之间所产生的磁干扰。

[0117] 八个存储器基元与特定存储器基元zMC直接相邻。这八个存储器基元中的四个存储器基元xMC在行方向或列方向上与该特定存储器基元zMC相邻。这八个存储器基元中的其余四个存储器基元yMC在对角线方向上与该特定存储器基元zMC相邻。

[0118] 为了简化描述，存储器基元的平面形状被假定为正方形，并且每一个存储器基元的中心之间的距离假定为在存储器基元之间的间隔。在该情况下，在行方向上相邻的两个存储器基元的间隔和在列方向上相邻的两个存储器基元的间隔表示为“L1”。此外，在对角线方向上相邻的两个存储器基元的间隔表示为“L2”。如果存储器基元的平面形状为正方形，则间隔L1和间隔L2通过L2＝(√2)×L1关联。

[0119] 在MTJ元件中，存储层的磁极表示为“mp1”而参考层的磁极表示为“mp2”。为了简化描述，磁极mp1的大小和磁极mp2的大小假定为相等并表示为磁极mp。

[0120] 如在图7中所示，当彼此相邻的八个存储器基元的MTJ基元的参考层的磁化取向是同一方向时，在列方向(或行方向)上彼此相邻的存储器基元zMC和一个存储器基元xMC之间产生的磁力F1基于库仑法则由mp2/(4πμ×L12)给出。在对角线方向上彼此相邻的存储器基元zMC和一个存储器基元xMC之间产生的磁力F2由mp2/(4πμ×L22)给出。

[0121] 当彼此相邻的存储器基元的MTJ元件的参考层的磁化取向是同一方向时，磁干扰通过相邻的存储器基元xMC、yMC、zMC之间的磁力F1、F2在特定存储器基元zMC和其附近的八个存储器基元xMC、yMC之间产生。从在其附近的存储器基元xMC、yMC施加到特定存储器基元zMC的总磁力基本上由4×F1+4×F2给出。

[0122] 如上所述，如果在存储器基元之间的间距(间隔)L1、L2随着降低的基元大小而降低，则在存储器基元之间产生的磁力F1、F2增加。其结果是，如果在存储器基元之间的间距降低以提高存储器的存储密度，则在存储器基元之间的磁干扰的影响增加。

[0123] 如在图7中所示，在基元阵列200中位于边缘(核心电路/外围电路侧)处的存储器基元具有与存储器基元相邻的较少数量的存储器基元。例如，位于基元阵列200的角落处的存储器基元zzMC与在行方向上的一个存储器基元相邻，与在列方向上的一个存储器基元相邻，以及与在对角线方向上的一个存储器基元相邻。在基元阵列200的角落处的存储器基元zzMC中，在存储器基元zzMC和三个相邻基元之间的磁力大小为约2×F1+F2，并且根据磁力大小的磁干扰在存储器基元zzMC中产生。

[0124] 因此，在基元阵列200的角落处的存储器基元zzMC中产生的磁干扰小于位于基元阵列200的中心中的存储器基元MC的磁干扰。

[0125] 此外，在基元阵列200的中心侧上的存储器基元由多层的(multiply)多个存储器基元围绕，并且因此对在基元阵列200的中心侧上的存储器基元的影响大于对在基元阵列200的外周侧上的存储器基元的影响。

[0126] 如上所述，当彼此相邻的存储器基元的MTJ基元的参考层的磁化取向是同一方向时，如在图7中所示，在存储器基元中的MTJ元件经受在周围存储器基元中的MTJ元件的磁场。在存储器基元之间的相互干扰的影响清楚地体现在基元阵列的中心侧上的存储器基元中，其中在周围区域中设置的存储器单元的数量很大。另一方面，在存储器基元之间的相互干扰的影响对于在基元阵列的外周(边缘)侧上的存储器基元很小，其中在周围区域中设置的存储器单元的数量很小。

[0127] 即使存储器基元和MTJ元件由共用过程在相同基元阵列200中同步形成，由于在存储器基元之间的磁干扰和MTJ元件的表观特性是不同的，存储器基元(MTJ元件)的磁干扰的大小根据基元阵列200中的坐标(地址)可以是不同的。

[0128] 在基元阵列200中的MTJ元件的位置和MTJ元件的特性之间的关系将使用图9来描述。

[0129] 图9是示出在基元阵列中的MTJ元件的位置和MTJ元件的特性之间关系的示图。

[0130] 图9的水平轴对应于MTJ元件的电阻(磁阻)值的大小，而图9的垂直轴示出在基元阵列200中特定电阻的MTJ元件(元件的数量)存在的概率。

[0131] 如上所述，“0”的数据分配给其磁化取向是平行状态(低电阻状态)SP的MTJ元件，而“1”的数据分配给其磁化取向是反平行状态(高电阻状态)SAP的MTJ元件。

[0132] 在基元阵列中的位置趋势和MTJ元件的特性将使用在基元阵列200的中心部分和基元阵列的外周之间(以下称为中间区域或参考区域)的MTJ元件作为参考来描述。

[0133] 位于基元阵列的中心侧上的MTJ元件的电阻值比在同一磁化取向状态中的中间区域中的MTJ元件更多受到MTJ元件之间的磁干扰影响，并且因此可以判定为大于在中间区域中的MTJ元件的电阻值。另一方面，位于在基元阵列的外周上的MTJ元件的电阻值比在同一磁化阵列状态中的中间区域中的MTJ元件更少受到MTJ元件之间的磁干扰影响，并且因此可以判定为小于在中间区域中MTJ元件的电阻值。

[0134] 当与在数据“0”保持状态中的位于中间区域中的MTJ元件的分布d0比较时，在数据“0”保持状态中的位于基元阵列的外周侧(核心电路/外围电路侧)上的MTJ元件的分布d0o偏移到较低电阻侧。此外，当与在数据“1”保持状态中的位于中间区域中的MTJ元件的分布d1比较时，在数据“1”保持状态中的位于基元阵列的外周侧上的MTJ元件的分布d1o偏移到较低电阻侧。

[0135] 与此相反，当与在数据“0”保持状态中的位于中间区域中的MTJ元件的分布d0比较时，在数据“0”保持状态中的位于基元阵列的中心侧上的MTJ元件的分布d0i偏移到较高电阻侧。当与在数据“1”保持状态中的位于中间区域中的MTJ元件的分布d1比较时，在数据“1”保持状态中的位于基元阵列的中心侧上的MTJ元件的分布d1i偏移到较高电阻侧。

[0136] 因此，MTJ元件的电阻值(电阻的表观值)由于相邻基元之间的磁干扰倾向于比MTJ元件的电阻的实际值测量得更高。顺便说一下，在基元阵列的外周侧上的MTJ元件的电阻值更接近MTJ元件的电阻的实际值，其中该基元阵列的外周侧中磁干扰的影响很小。由于在基元阵列中存储器基元之间的磁干扰，在数据“0”保持状态中的位于基元阵列的中心侧上的MTJ元件的分布D0i的一端，可在位于在中间区域中的MTJ元件的数据“0”的分布d0和数据“1”的分布d1之间与在数据“1”保持状态中的位于基元阵列的外周侧上的MTJ元件的分布d1o的一端重叠。

[0137] 当判定MTJ元件的电阻状态的读取水平设定在位于数据阵列的中间区域中的MTJ元件的数据“0”的分布d0和数据“1”的分布d1之间时，存储在位于基元阵列的中心侧上的MTJ元件中的数据“0”和存储在位于基元阵列的外周侧上的MTJ元件中的数据“1”可能不由判定水平来判定。

[0138] 类似地，当基元阵列的外周侧和中心侧上的MTJ元件的高电阻和低电阻的中间值用作对所有存储器基元共用的判定水平时，数据判定错误可能发生。

[0139] 其结果是，MRAM的读取数据的可靠性可能由于在存储器基元之间的磁干扰而降低。

[0140] 在存储器基元之间的磁干扰的影响已通过采取面内磁化的MTJ元件为例进行了描述，但磁干扰的这种影响同样发生在垂直磁化的MTJ元件中。

[0141] 如在图1中所示，在本实施例中的MRAM基于在基元阵列中的存储器基元之间的磁干扰的大小，来改变用于读取数据的判定水平(读取水平)RLx(x＝1，2，3，···)。例如，在本实施例中的MRAM基于在基元阵列中的存储器基元之间磁干扰的大小，从设定为与在基元阵列中存储器基元之间的磁干扰的大小对应的多个判定水平中选择一个判定水平，并且使用在磁干扰大小的考虑下的判定水平，以从由磁干扰影响的存储器基元执行数据的读取操作。

[0142] 如在图7中所示，在由存储器基元之间的磁干扰导致的MTJ元件的电阻值偏移的考虑下，在本实施例中的MRAM通过使用多个判定水平RL1、RL2、RL3来执行MRAM的数据的读取操作以读取数据。

[0143] 如通过使用图7至图9描述的，因为在MRAM的基元阵列中的磁干扰的大小和存储器基元的位置可以相关联，所以在本实施例中的MRAM基于指示存储器基元(数据应从其中读取)的位置的地址信号，从多个判定水平RL1、RL2、RL3选择一个判定水平，并且使用根据在基元阵列中MTJ元件的坐标(磁干扰的大小)的判定水平以读取数据。

[0144] 因此，在本实施例中的MRAM可抑制由于与MTJ元件的磁干扰导致的在MRAM中可靠性的降低。

[0145] 在本实施例中，与磁干扰的大小相关联的多个区域AR、BR、XR通过考虑在基元阵列中相邻基元之间磁干扰的大小的差异而在基元阵列200中设定。

[0146] 在图7中所示的示例中，设定了三个区域AR、BR、XR。在本实施例中，在基元阵列200的中心附近的区域AR(以下称为中心区域AR)、在基元阵列200的边缘侧(核心电路/外围电路侧)上的区域BR(以下称为外周区域BR)、以及在基元阵列的中心附近的区域AR与在边缘侧上的区域BR之间的区域XR(中间区域XR)提供在基元阵列200中。

[0147] 如上所述，与MTJ元件1的磁干扰的影响取决于在存储器基元(MTJ元件)和围绕特定存储器基元的若干存储器基元之间的距离。因此，基于模拟或实验结果，与基元阵列200中的MTJ元件的磁干扰的大小可以与基元阵列的存储器基元的坐标相关联。

[0148] 在基元阵列200中设定的每一个区域AR、BR、XR可以基于由在地址信号中包含的行地址和列地址指示的范围来识别。

[0149] 在基元阵列200中的列地址的第一地址和最后地址之间的中值(median)设定为“Y0”，而在基元阵列200中的行地址的第一地址和最后地址之间的中值设定为“X0”。由Y0的列地址和X0的行地址所指示的存储器基元是基本上位于在基元阵列200中的中心中的存储器基元。

[0150] 例如，中间区域XR是由如下范围来指示的区域，即关于列地址CAdd的从“CB1”到“CA1”(作为更具体的示例，CB1≤CAdd

[0151] 在从中间区域XR的基元阵列的中心侧上的中心区域AR是由如下范围指示的区域，即关于列地址CAdd的从“CA1”到“CA2”(作为更具体的示例，CA1≤CAdd≤CA2)的地址值的范围，和关于行地址的RAdd从“RA1”到“RA2”(作为更具体的示例，RA1≤RAdd≤RA2)的地址值的范围。

[0152] 在从中间区域XR的基元阵列的外侧上的外周区域(外围区域)BR由除了指示中间区域XR和中心区域AR的列/行地址之外的地址值的范围(作为更具体的示例，CAdd

[0153] 在基元阵列200中，例如中间区域XR是围绕中心区域AR的环形区域。外周区域BR是围绕在基元阵列200中的中间区域XR的环形区域。

[0154] 在基元阵列200中设定的这些区域AR、BR、XR不是在物理上分离的区域，而是由列地址和行地址识别的逻辑区域(虚拟区域)。

[0155] 因此，基于指示根据外部装置选择的以从其读取数据的存储器基元的行地址和列地址，可鉴别在基元阵列200中设定的多个区域AR、BR、XR中的哪个区域的存储器基元意图用于操作。

[0156] 其中三个区域在基元阵列200中设定的示例在本实施例中示出，但是根据基元阵列的存储密度，可以设定两个区域或可以设定四个或更多个区域。

[0157] 在本实施例中的MRAM中，例如，参考水平发生器81基于所提供的地址信号，从多个参考电位VREFI1、VREFI2、VREFI3选择一个参考电位VREFIx(x＝1，2，3)以产生分别与在基元阵列200中设定的区域AR、XR、BR对应的判定水平RL1、RL2、RL3。参考水平发生器81基于所选的参考电位VREFI，产生参考电流IREF作为在基元阵列200中的每一个区域AR、XR、BR的判定电平RL1、RL2、RL3。下文中，当参考电位VREFI1、VREFI2、VREFI3没有区分时，参考电位简写为VREFI或VREFIx。

[0158] 如在图3中所示，在本实施例中的MRAM的参考水平发生器81包括例如每一个参考电位VREFI1、VREFI2、VREFI3输入其中的多个电压端子，选择每一个参考电位VREFI1、VREFI2、VREFI3的选择电路(例如选择器)811，以及控制选择电路的操作的控制电路(区域判定电路)810。

[0159] 控制电路810从控制器130接收地址信号ADR。控制电路810基于地址信号ADR产生选择电路811的控制信号CNT。控制电路810基于在地址信号ADR中包含的列地址CAdd和行地址Radd的计算处理(例如地址值的比较)，控制控制信号CNT的信号水平。

[0160] 设定为以便对应于在基元阵列200中设定的区域AR、XR、BR的参考电位VREFI1、VREFI2、VREFI3分别输入到选择电路811的输入端子中。例如，参考电位的数量对应于在基元阵列中设定的区域数量。

[0161] 来自控制电路810的控制信号CNT提供给选择电路811的控制端子。选择电路811基于控制信号CNT选择多个参考电位VREFI中的一个参考电位，并向在感测放大器80的参考水平侧上的输入端子的控制元件提供所选的参考电位VREFI。

[0162] 如果提供给控制电路810的地址信号ADR包含指示中间区域XR的行地址和列地址，则控制电路810向选择电路811提供控制信号CNT，以使得在三个参考电位VREFI中的中间大小的参考电位VREFI2提供给感测放大器80。基于来自控制电路810的控制信号CNT，选择电路811选择在三个参考电位VREFI中的中间大小的参考电位VREFI2。所选的参考电位VREFI2提供给感测放大器80的参考晶体管M6的栅极，作为在感测放大器80的参考侧上的输入端的控制电压。

[0163] 因此，产生作为判定水平RL2的参考电流IREF2，以通过参考晶体管M6(其被提供参考电位VREFI2)和参考基元RC来鉴别在中间区域XR中的存储器基元的数据。

[0164] 如使用图9所描述的，由于在存储器基元(MTJ元件)之间的磁干扰，在中心区域AR中的MTJ元件的电阻值(电阻的表观值)偏移到比在中间区域XR中的MTJ元件的电阻值(电阻的表观值)更高的水平。因此，比用于在中间区域XR中的MTJ元件的判定水平RL2更高的水平RL1用作在中心区域AR中的MTJ元件(存储器基元数据)的电阻值的判定水平RL1。

[0165] 如果地址信号ADR包含指示中心区域AR的行地址和列地址，则控制电路810向选择电路811提供控制信号CNT，以使得在三个参考电位VREFI中的比中间参考电位VREFI2更大的参考电位电位VREFI1提供给感测放大器80。基于控制信号CNT，选择电路811选择在三个参考电位VREFI中的最大参考电位VREFI1。

[0166] 所选的参考电位VREFI1提供给感测放大器80的参考晶体管M6的栅极，并且参考电流IREF1作为判定水平RL1产生，以通过参考晶体管M6(其被提供参考电位VREFI1)和参考基元RC来鉴别在中心区域AR中的存储器基元的数据。

[0167] 此外，由于在存储器基元(MTJ元件)之间的磁干扰，在外周区域BR中的MTJ元件的电阻值(电阻的表观值)偏移到比在中间区域XR中的MTJ元件的电阻值更低的水平。因此，比用于在中间区域XR中的MTJ元件的判定水平RL2更低的水平用作在外周区域BR中MTJ元件(存储器基元数据)的电阻值的判定水平RL3。

[0168] 如果地址信号ADR包含指示外周区域BR的行地址和列地址，则控制电路810向选择电路811提供控制信号CNT，以使得在三个参考电位VREFI中比中间参考电位VREFI2更小的参考电位VREFI1提供给感测放大器80。基于控制信号CNT，选择电路811选择在三个参考电位VREFI中的最小参考电位VREFI3。

[0169] 所选的参考电位VREFI3提供给感测放大器80的参考晶体管M6的栅极，并且参考电流IREF3作为判定水平RL3产生，以通过参考晶体管M6(其被提供参考电位VREFI3)和参考基元RC来鉴别在外周区域BR中的存储器基元MC的数据。

[0170] 以这种方式，基于地址信号ADR，从具有不同大小的多个参考电位VREFI中选择的一个参考电位被提供给作为控制元件的参考晶体管M6的栅极(控制端子)，作为在感测放大器80的参考输入端子侧上的控制电压。参考晶体管M6基于所选的参考电位VREFI的大小来驱动。与参考电位VREFI的大小对应的大小的参考电流IREF由参考基元RC及在参考电位VREFI处被驱动的参考晶体管M6产生。

[0171] 例如，当使用与中心区域AR对应的参考电位VREFI1时的参考电流IREF1比当使用与中间区域XR对应的参考电位VREFI2时的参考电流IREF2更大。当使用与外周区域BR对应的参考电位VREFI3时的参考电流IREF3比当使用与中间区域XR对应的参考电位VREFI2时的参考电流IREF2更小。

[0172] 以这种方式，分别产生根据基于地址信号ADR所选择的区域AR、XR、BR具有不同大小的作为判定水平(读取水平)的参考电流IREF1、IREF2、IREF3。

[0173] 顺便说一下，由在参考水平发生器81中的控制电路810对地址信号ADR的鉴别和由选择电路811对参考电位VREFI的选择可由在图1中的控制器130来执行。根据读取电路180和感测放大器80的电路配置，每一个参考电位VREFI可以用作每一个区域的读取数据的判定水平。

[0174] 在本实施例中的MRAM中，如果在基元阵列200中设定的每一个区域AR、XR、BR中的相邻基元(MTJ元件)之间的磁干扰的大小不同，并且MTJ元件的电阻值(电阻的表观值)偏移，则具有在基元阵列200中从位置(区域)到位置(区域)而不同的大小的参考电流IREFx用作判定水平RL以基于指示在基元阵列200中的所选存储器基元的位置的地址信号来读取数据，以鉴别存储在选择的存储器基元MC中的数据。

[0175] 根据本实施例，由于在存储器基元/MTJ元件之间的磁干扰导致的数据无法鉴别可以通过参考水平来抑制，该参考水平将成为将根据当读取数据时的所选的存储器基元的地址的数据判定为被选择/产生的参考。

[0176] 因此，根据在本实施例中的磁存储器，磁存储器的可靠性可以提高。

[0177] (b)操作示例

[0178] 在实施例中的磁存储器(例如MRAM)的操作将参考图10来描述。在此，图1至图9同样在描述实施例中磁存储器的操作的适当时候来使用。

[0179] 图10是描述在本实施例中的MRAM的操作的流程图。

[0180] 在实施例中从MRAM读取数据将使用图10来描述。

[0181] 如在图10中所示，当数据传送从MRAM由外部装置(存储控制器或主机装置)请求时，在实施例中从MRAM读取数据开始。

[0182] 在MRAM中的每一个电路基于来自外部装置的命令(在此为读取命令)来驱动。例如，感测启用信号SEN1、SEN2以及读取启用信号REN提供给在图3中所示的读取电路180中的感测放大器80，来激活感测放大器80。

[0183] 在其中要读取的数据被存储的存储器基元(所选基元)的地址信号ADR从外部装置提供给MRAM(步骤ST0)。地址信号ADR包含指示在基元阵列中所选基元的位置的列地址CAdd和行地址RAdd。

[0184] 地址信号ADR从在MRAM中的控制器130提供给每一个解码器132、133、140、150，并且同样提供给在读取电路180中的参考水平发生器81的控制电路810。

[0185] 控制电路810判定包含在地址信号ADR中的列地址Cadd和行地址Radd包含在基元阵列200中设定的多个区域AR、BR、XR的哪一个区域中(步骤ST1A、ST2A)。

[0186] 例如，如在图7中所示，基元阵列200的中心区域AR是由在“CA1”到“CA2”的范围中的地址值的列地址CAdd和在“RA1”到“RA2”的范围中的地址值的行地址所指示的区域。

[0187] 所提供的地址信号ADR的列地址CAdd是否是“CA1”或更大以及“CA2”或更小，及所提供的地址信号的行地址RAdd是否是“RA1”或更大以及“RA2”或更小由在参考水平发生器81中的控制电路810判定(步骤ST1A)。

[0188] 在步骤ST1A中，如果在地址信号ADR中的列地址RAdd的值是“CA1”或更大，以及“CA2”或更小，及在地址信号ADR中的行地址CAdd的值是“RA1”或更大以及“RA2”或更小，则控制电路810判定由地址信号ADR指示的所选基元存在于基元阵列200中的中心区域AR中(步骤ST1B)。

[0189] 基于在基元阵列200中所选基元的地址(坐标)的判定结果的控制信号CNT从控制电路810提供给选择电路811。在对基元阵列200中的区域AR、BR、XR设定的多个参考电位VREFI中，与中心区域AR对应的参考电位VREFI1由控制信号CNT选择(步骤ST1C)。

[0190] 从在中心区域AR中的所选基元来执行使用从所选的参考电位VREFI1产生的判定水平RL1的数据读取(步骤ST1D)。

[0191] 例如，所选的参考电位VREFI1提供给参考晶体管M6的栅极作为在读取电路180的电流检测型感测放大器80的参考侧上的输入端子的控制电压，并且参考晶体管M6由根据所选的参考电位VREFI1的大小的驱动力来驱动。

[0192] 作为用于读取数据的判定水平RL1的参考电流IREF1由参考基元RC和参考晶体管M6(其被提供参考电位VREFI1)产生。

[0193] 与参考电流IREF1的产生并行，位线BL和字线WL在控制器130和解码器的控制下基于地址信号ADR来激活，并且读取电流Ir提供给在中心区域AR中的由地址信号ADR指示的所选基元MC。

[0194] 读取电流Ir的大小与作为用于在中心区域AR中存储器基元MC的判定水平RL1的参考电流IREF1的大小比较。从而鉴别在所选的基元中存储的数据是否是“0”或“1”。其结果是，数据从在中心区域AR中的所选基元来读取。

[0195] 在步骤ST1A中，如果在地址信号ADR中的列地址CAdd的值小于“CA1”或大于“CA2”，和/或在地址信号ADR中的行地址RAdd的值小于“RA1”或大于“RA2”，则控制电路810判定由地址信号ADR指示的所选基元存在于除了在基元阵列200中的中心区域AR之外的区域中。

[0196] 当所选基元没有设置在中心区域AR中时，在参考水平发生器81中的控制电路810判定在地址信号ADR中的列地址CAdd是否是“CB1(CA2)”或更小，和/或所提供地址信号的行地址RAdd是否是“RB1(RA2)”或更小(步骤ST2A)。

[0197] 在步骤ST1A之后在步骤ST2A中的地址信号的判定处理中，如果在地址信号ADR中列地址CAdd的值是“CB1”或更大，以及“CB2”或更小，和/或在地址信号ADR中的行地址RAdd是“RB1”或更大，以及“RB2”或更小，则控制电路810判定由地址信号ADR指示的所选基元存在于基元阵列200中的中间区域XR中(步骤ST2B)。

[0198] 基于在基元阵列200中所选基元的地址(坐标)的判定结果的控制信号CNT从控制电路810提供给选择电路811。在对在基元阵列200中的区域AR、BR、XR设定的多个参考电位VREFI中，已接收控制信号CNT的选择电路811选择与中间区域XR对应的参考电位VREFI2(

[0199] 然后，通过基本上与在步骤ST1D中相同的操作，从在中间区域XR中的所选基元执行使用通过使用所选的参考电位VREFI2所产生的参考电流IREF2(作为判定水平RL2)的数据读取(步骤ST2D)。

[0200] 在中间区域XR中的MTJ元件的电阻值(电阻的表观值)更多偏移到比在在中心区域AR的MTJ元件的电阻值(电阻的表观值)更低的电阻侧。因此，通过使用参考电位VREFI2产生的参考电流IREF2比通过使用参考电位VREFI1产生的参考电流IREF1更小。

[0201] 在步骤ST1A、ST2A中的地址信号ADR的判定处理中，如果所选基元判定为不存在于中心区域AR或中间区域XR中，则在参考水平发生器81中的控制电路810判定所选的基元存在于基元阵列200中的外周区域BR中(步骤ST3A)。

[0202] 已接收与外周区域BR对应的控制信号CNT的选择电路811在多个参考电位VREFI中选择与外周区域BR对应的参考电位VREFI3(

[0203] 然后，通过基本上与在步骤ST1D或步骤ST2D中相同的操作，从在外周区域BR中的所选基元执行使用通过使用所选的参考电位VREFI3所产生的参考电流IREF3(作为判定水平RL3)的数据读取(步骤ST3C)。

[0204] 在外周区域BR中的MTJ元件的电阻值(电阻的表观值)更多偏移到比在中心区域AR或中间区域XR中的MTJ元件的电阻值(电阻的表观值)更低的电阻侧。因此，通过使用参考电位VREFI3产生的参考电流IREF3比通过使用参考电位VREFI2产生的参考电流IREF2更小。

[0205] 通过上述操作而使用根据在基元阵列200中每一个区域AR、XR、BR的判定水平(在此为参考电流IREF)从存储器基元读取的数据在将其从MRAM传送到外部装置之前经历诸如ECC处理的预定处理。

[0206] 在10中所示的示例中，在由地址信号所指示的所选基元在基元阵列中的坐标以中心区域AR、中间区域XR以及外周区域BR的顺序从外部装置判定，但本实施例不限于这种示例。例如，可以外周区域BR、中间区域XR以及中心区域AR的顺序基于地址信号来判定在所选基元在基元阵列中的坐标。

[0207] 如上所述，从在实施例中的MRAM执行数据的读取。

[0208] 通过使用STT写入数据来执行将数据写入到在本实施例中的MRAM中。也就是说，由来自外部的地址信号指示的存储器基元被激活，位线对的两个位线中的一个位线根据要写入的数据设定为高电位侧，而其余位线设定为低电位侧。将根据要写入的数据的在一方向上流动的写入电流Iw提供到在所选基元中的MTJ元件1中，以通过存储层的磁反转来写入数据。

[0209] 如使用图10所描述的，当数据从在本实施例中的MRAM读取时，通过考虑在存储器基元之间的磁干扰的影响，例如MTJ元件的电阻值的偏移，从多个判定水平RL(例如参考电流IREF)选择一个判定水平，以从MRAM执行数据的读取。

[0210] 因为可以将在MRAM的基元阵列中的磁干扰的大小和存储器基元的位置相关联，所以当数据从在本实施例中的MRAM读取时，基于指示数据从其中被读取的存储器基元的位置的地址信号，从多个判定水平RL1、RL2、RL3选择一个判定水平。

[0211] 相应地，执行使用考虑存储器基元/MTJ元件之间的磁干扰的影响(磁干扰的大小，以及区域间的磁干扰的差异)的判定水平的数据读取。

[0212] 因此，根据本实施例，使用考虑在基元阵列中的磁干扰的判定水平(通过待成为将根据在读取资料时所选的存储器基元的地址的数据判定为已选择/已产生的参考的参考水平)来从受磁干扰影响的该存储器基元高精度地执行数据的读取，并且可抑制由于在存储器基元/MTJ元件之间的磁干扰导致的数据无法鉴别。

[0213] 因此，根据在本实施例中的磁存储器，磁存储器的可靠性可以提高。

[0214] (c)变形

[0215] 在本实施例中的磁存储器(例如MRAM)的变形将参考图11来描述。

[0216] 在实施例中的MRAM中，通过考虑在存储器基元之间磁场的相互干扰设定的在基元阵列200中的区域通过由行地址和列地址两者示出的范围来设定。然后，在实施例中的MRAM中，基于在从外部提供的包含在地址信号ADR中的行地址和列地址，从多个判定水平(例如参考电流)选择用来读取数据的一个判定水平。

[0217] 然而，可使用基元阵列的行地址和列地址中的一个来在基元阵列中设定多个区域，以设定考虑在各区域间的磁干扰的大小(区域间的磁干扰的差异)的判定水平(参考电位和参考电流)。

[0218] 图11是示出在本实施例中MRAM的变形的示意图。

[0219] 如果例如基元阵列的存储密度低并且在基元阵列中的存储器基元的数量少，如在图11中所示，则仅包含在地址信号中的列地址可用于设定在基元阵列200中的与磁干扰的大小相关联的区域。

[0220] 例如，如果列地址CAdd的地址值在“CA1≤CAdd≤CA2”的范围中，则在基元阵列200中设定第一区域(中心区域)AR。例如在图7中的判定水平RL1(参考电流IREF1)设定为用于从在中心区域中的存储器基元读取数据的判定水平。

[0221] 如果列地址CAdd的地址值在“CB1>CAdd”和/或“CAdd>CB2”的范围中，则在基元阵列200中设定第二区域(外周区域)BR1、BR2。在图7中的判定水平RL3(参考电流IREF3)设定为用于从在外周区域BR1、BR2中的存储器基元读取数据的判定水平。作为判定水平RL3的参考电流IREF3小于作为判定水平RL1的参考电流IREF1。

[0222] 如果列地址CAdd的地址值在“CB1≤CAdd

[0223] 以这种方式，在基元阵列200中设定在列方向上划分的多个区域(逻辑区域)AR、BR1、BR2、XR1、XR2。此外，针对区域AR、BR1、BR2、XR1、XR2而设定考虑存储器基元/MTJ元件之间的磁干扰大小的判定水平RL1、RL2、RL3。

[0224] 在此，描述其中在基元阵列中的区域仅基于列地址来设定并且作为判定水平的参考电流基于列地址来产生的示例，但在仅通过行地址来设定并识别在基元阵列中的每个区域时，也可执行类似操作。

[0225] 因此，即使在基元阵列中的每一个区域基于基元阵列的行地址和列地址中的一个地址来设定，并且考虑对于存储器基元(MTJ元件)的磁干扰大小的判定水平(参考电位/参考电流)被选择，像使用图1至图10描述的MRAM一样，由于在存储器基元之间磁场的相互干扰导致的数据无法鉴别可被抑制。

[0226] 因此，根据在本实施例中的磁存储器，磁存储器的可靠性可以提高。

[0227] 虽然已经描述了某些实施例，但是这些实施例仅以举例的方式呈现，并且不旨在限制本发明的范围。实际上，在此所述的新颖方法和系统可以以各种其它形式体现；此外，可进行以在此描述的方法和系统形式的各种省略、替代和改变，而不脱离本发明的精神。所附权利要求及其等同物旨在覆盖如将落入本发明范围和精神之内的这些形式或变形。