一种数字信号边沿延时修正系统及方法

摘要

本发明公开了一种数字信号边沿延时修正系统及方法，所述系统在数字通信接收端的电路中，通过逻辑电路、可编程逻辑器件或软件编程方法，使接收端主控芯片中包括上升沿采集模块、下降沿采集模块、高频计数器模块、帧同步信号检测模块、延时修正模块，从而对由数字通信过程中电平信号通过中继或隔离电路时产生的上升沿延时与下降沿延时不一致导致的高电平维持时间与低电平维持时间的变化进行修正。本发明能恢复系统硬件对数字信号传输过程中的电平维持时间失真，通用于各种数字电平信号传输场合，降低系统对硬件传输速度的要求，且降低了硬件成本和设计难度。

权利要求

1.一种数字信号边沿延时修正方法，其特征在于包括以下步骤：

S1、在数字信号传输协议中定义一个包含特征识别信息和延时修正量的帧同步头；

S2、从中继电路或隔离电路接收数字信号，提取所述数字信号的信号沿，并利用计数器对所述信号沿之间的时间间隔进行计数；

S3、实时监测所述帧同步头特征识别信息，判断所述帧同步头是否到来；

S4、检测到所述帧同步头后，利用所述计数器的计数值计算出应修正的大小和方向；

S5、根据计算出的应修正的大小和方向对信号进行大小和方向的修正。

2.根据权利要求1所述的数字信号边沿延时修正方法，所述计数器设置为双计数器独立工作，所述双计数器分别对应数字信号的上升沿和下降沿工作。

3.根据权利要求1所述的数字信号边沿延时修正方法，所述帧同步头以两次电平跳变的间隔为所述数字信号比特周期的1.5倍的信号作为特征识别信息。

4.一种数字信号边沿延时修正系统，包括发送端电路，中继电路，接收端电路；

在所述发送端电路与所述接收端电路之间的数字信号传输协议中定义一个包含特征识别信息和延时修正量的帧同步头；

所述接收端电路中包括：输入信号边沿采集模块，计数器模块，帧同步信号检测模块，延时修正模块；

所述输入信号边沿采集模块，实时采集输入信号的信号沿，并发送给所述计数器模块；

所述计数器模块，对接收到的所述信号沿之间的时间间隔进行计数，并将计数值发送给所述帧同步信号检测模块；

所述帧同步信号检测模块，根据所述数字信号传输协议定义的特征识别信息和接收到的所述计数值，判断所述帧同步头是否到来，然后按照所述数字信号传输协议的定义计算出所述的延时修正量，并发送给所述延时修正模块；

所述延时修正模块，根据接收到的所述延时修正量对所述输入信号进行修正，使信号在上升沿和下降沿的延时相等，使修正后的信号的波形形状与所述发送端电路输出信号的波形形状一致。

5.根据权利要求4所述的数字信号边沿延时修正系统，其特征在于：所述接收端电路为可编程逻辑器件或单片机。

6.根据权利要求4所述的数字信号边沿延时修正系统，其特征在于：所述输入信号边沿采集模块和所述计数器模块在频率高于所述输入信号频率两倍以上的系统时钟驱动下工作。

7.根据权利要求4所述的数字信号边沿延时修正系统，其特征在于：所述计数器模块内部为双计数器独立工作，所述双计数器分别对应数字信号的上升沿和下降沿工作。

8.根据权利要求4所述的数字信号边沿延时修正系统，其特征在于：所述数字信号传输协议，定义其中包含的所述帧同步头以两次电平跳变的间隔为所述数字信号比特周期的

1.5倍的信号作为特征识别信息。

9.根据权利要求8所述的数字信号边沿延时修正系统，其特征在于：所述数字信号传输协议定义所述数字信号编码为不归零码，即所述数字信号的一比特周期内信号跳变代表1，信号不变代表0；定义所述帧同步头的第一个比特周期，信号第一次跳变，间隔1.5比特周期，信号第二次跳变，再间隔1比特周期，信号第三次跳变，再间隔1比特周期，信号第四次跳变，再间隔1.5比特周期，信号第五次跳变，帧同步头结束；其中，两次间隔1比特周期的跳变携带延时修正量。

10.根据权利要求4所述的数字信号边沿延时修正系统，其特征在于：所述延时修正模块，为n级级联延时器加n路数据选择器结构；所述延时修正模块中的参数n为应修正的延时大小。

说明书

一种数字信号边沿延时修正系统及方法

技术领域

[0001] 本发明涉及数字信号处理领域，特别涉及一种数字信号边沿延时修正系统及方法。

背景技术

[0002] 在数字信号通信时，由于隔离电路或中继电路的硬件特性，通信过程中电平信号通过中继或隔离电路时会产生上升沿延时与下降沿延时不一致的现象，使信号高电平维持时间与低电平维持时间发生变化，进而导致信号失真。

[0003] 以NPN三极管驱动电路为例，目前行业内一般会在基极电阻两端并联加速电容，增加三极管充电速度，加快上升沿速度；在基极与集电极之间接二极管，令三极管无法进入饱和区，从而加快下降沿速度。

[0004] 然而此种方法的效果，受限制于加速电容的容抗和电阻的阻抗的正确选择，而且仅能改善延时而无法彻底修复，无法解决在信号频率较高、接收端对边沿敏感或对占空比敏感的应用场景中出现的此种失真。且此种方法是针对三极管物理特性设计，无法解决在非三极管器件构成隔离电路或中继电路的应用场景中出现的此种失真。

发明内容

[0005] 本发明的目的在于克服现有技术的缺点与不足，提供一种基于软件编程技术的，不增加硬件成本的，数字信号边沿延时修正方法。

[0006] 本发明的另一目的在于提供一种数字信号边沿延时修正系统。

[0007] 本发明的目的通过如下技术方案实现：一种数字信号边沿延时修正方法，其特征在于包括以下步骤：

[0008] S1、在数字信号传输协议中定义一个包含特征识别信息和延时修正量的帧同步头；

[0009] S2、从中继电路或隔离电路接收数字信号，提取所述数字信号的上升沿和下降沿信息，并利用计数器对信号沿之间的时间间隔进行计数；

[0010] S3、实时监测所述计数器的计数值，通过同方向信号沿，即上升沿与上升沿，或下降沿与下降沿之间的计数值大小，判断所述帧同步头是否到来；

[0011] S4、检测到所述帧同步头后，利用不同方向信号沿，即上升沿与下降沿，或下降沿与上升沿之间的计数值大小，计算出应修正的大小和方向；

[0012] S5、根据计算出的应修正的大小和方向对信号进行大小和方向的修正。

[0013] 所述计数器设置为双计数器独立工作，所述双计数器分别对应数字信号的上升沿和下降沿工作。

[0014] 所述帧同步头，设置采用两次电平跳变的间隔为所述数字信号比特周期的1.5倍的信号作为特征识别信息。

[0015] 所述数字信号传输协议定义所述数字信号编码为不归零码，即所述数字信号的一比特周期内信号跳变代表1，信号不变代表0；定义所述帧同步头的第一个比特周期，信号第一次跳变，间隔1.5比特周期，信号第二次跳变，再间隔1比特周期，信号第三次跳变，再间隔1比特周期，信号第四次跳变，再间隔1.5比特周期，信号第五次跳变，帧同步头结束；其中，两次间隔1比特周期的跳变携带延时修正量。

[0016] 本发明的另一目的通过以下的技术方案来实现：

[0017] 一种数字信号边沿延时修正系统，包括发送端主控芯片，中继电路，接收端主控芯片；

[0018] 在所述发送端主控芯片与所述接收端主控芯片之间的数字信号传输协议中定义一个包含特征识别信息和延时修正量的帧同步头。

[0019] 所述接收端主控芯片中包括：

[0020] 输入信号上升沿采集模块和输入信号下降沿采集模块，分别采集输入信号的上升沿和下降沿，并发送给计数器模块；

[0021] 计数器模块，对所述信号沿之间的时间间隔进行计数，并将计数值发送给帧同步信号检测模块；

[0022] 帧同步信号检测模块，根据所述数字信号传输协议规定和接收到的所述计数值，判断所述帧同步头是否到来，当检测到所述帧同步头特征信息时，按照所述数字信号传输协议的定义提取帧同步头中的延时修正量，并发送给延时修正模块；

[0023] 延时修正模块，根据接收到的所述延时修正量对所述输入信号进行修正，使信号的上升沿和下降沿的延时相等，使修正后的信号的波形形状与所述发送端主控芯片输出信号的波形形状一致。

[0024] 所述接收端主控芯片为可编程逻辑器件或单片机。

[0025] 所述输入信号上升沿采集模块、输入信号下降沿采集模块和计数器模块在频率高于输入信号频率两倍的系统时钟驱动下工作。

[0026] 所述输入信号上升沿采集模块和输入信号下降沿采集模块对输入信号的电平状态敏感，通过输入信号电平状态的改变或维持判断信号沿何时到来。

[0027] 所述计数器模块内部为双计数器独立工作，所述双计数器分别对应数字信号的上升沿和下降沿工作。

[0028] 所述数字信号传输协议，定义其中包含的所述帧同步头以两次电平跳变的间隔为所述数字信号比特周期的1.5倍的信号作为特征识别信息。

[0029] 所述数字信号传输协议定义所述数字信号编码为不归零码，即所述数字信号的一比特周期内信号跳变代表1，信号不变代表0；定义所述帧同步头的第一个比特周期，信号第一次跳变，间隔1.5比特周期，信号第二次跳变，再间隔1比特周期，信号第三次跳变，再间隔1比特周期，信号第四次跳变，再间隔1.5比特周期，信号第五次跳变，帧同步头结束；其中，两次间隔1比特周期的跳变携带延时修正量。

[0030] 所述延时修正模块，为n级级联延时器加n路数据选择器结构；所述延时修正模块中的参数n为应修正的延时大小。

[0031] 本发明与现有技术相比，具有如下优点和有益效果：

[0032] 1、本发明减低了设计硬件的复杂程度，减低了对中继电路或隔离电路的硬件传输速度要求，只要接收端输入信号有上述的上升沿延时与下降沿延时不同的特征，都可以应用本发明所提方法进行修正，通用于各种数字电平信号传输场合，且本发明可自动检测并判断上升沿与下降沿延时之差的大小和符号，从而修复电平维持时间的畸变，使设计人员无需关注此细节。

[0033] 2、应用本发明的电路数字信号最高速度受限于接收端主控芯片的高频时钟速度，而该高频时钟速度决定接收端数据吞吐量，使整个系统的最高速度能够达到主控芯片所支持的最高速度，而不会受限制于隔离电路或中继电路，解决了高速的系统中，传输电路对系统速度的限制。

附图说明

[0034] 图1为本发明所述的数字信号边沿延时修正系统的结构框图。

[0035] 图2为所述系统实施例1,2,3的设计原理图。

[0036] 图3为所述系统实施例1,4的帧同步头波形示意图。

[0037] 图4为所述系统实施例1,2,3,4中延时器的级联延时原理图。

[0038] 图5为所述系统实施例2中的帧同步头波形示意图。

[0039] 图6为所述系统实施例3中的帧同步头波形示意图。

[0040] 图7为所述系统实施例4的设计原理图。

具体实施方式

[0041] 下面结合实施例及附图对本发明作进一步详细的描述，但本发明的实施方式不限于此。

[0042] 实施例1：

[0043] 如图2所示，本实施例的数字信号边沿延时修正系统，采用FPGA作为接收端主控芯片，FPGA内含上升沿采集模块，下降沿采集模块，计数器a，计时器b，帧同步信号检测模块，数据选择器，异或门，比较器，减法器，延时器。

[0044] 该系统采用不归零码传输数据，电平变化代表1，电平不变代表0，系统时钟采用38.4MHz，信号频率4.8MHz(比特率9.6Mbps)，传输协议中所述1.5倍脉宽的脉冲对应频率
3.2MHz(1/4.8MHz*1.5＝1/3.2MHz)。数据的帧同步头由一个3.2MHz的半波(1/3.2MHz*1/2*
1000＝156.25ns)，一个4.8MHz的全波(1/4.8MHz*1000＝208.33ns)，一个3.2MHz的半波组成的特殊序列，接收端通过两次同方向的信号沿之间的间隔识别同步头的身份特征，通过不同方向的信号沿之间沿的间隔计算修正大小和修正方向。

[0045] 以同步头第一个有效的bit为下降沿为例，如图3所示，接收端识别同步头的流程为：先检测到两次下降沿间隔260.42ns(156.25+208.33/2＝260.42)，然后检测到一个208.33ns计数值的上升沿，最后检测到距上次下降沿间隔260.42ns的下降沿，完成同步。

[0046] 上述的上升沿采集模块收到中继电路或隔离电路传送的信号，在系统时钟的上升沿采样，在信号电平为高，上一采样周期信号电平为低的采样周期输出高电平，其他时间输出低电平；下降沿采集模块收到中继电路或隔离电路传送的信号，在系统时钟的上升沿采样，在信号电平为低，上一采样周期信号电平为高的采样周期输出高电平，其他时间输出低电平，将不归零码信号变为两个脉冲信号。

[0047] 计数器a在系统时钟的上升沿做加一计数，在上升沿采集模块输出的上升沿清零，在下降沿采集模块输出的上升沿输出瞬时计数值，即上升沿到下降沿的时间间隔，到数据选择器；计数器b在系统时钟的上升沿做加一计数，在下降沿采集模块输出的上升沿清零，在上升沿采集模块输出的上升沿输出瞬时计数值，即下降沿到上升沿的时间间隔，到数据选择器。

[0048] 帧同步信号检测模块检测到3.2MHz的特殊序列后，向延时器模块输出使能信号，启动延时器模块；同时向数据选择器输出选择信号，为0代表同步头末位是下降沿，数据选择器选通计数器b的数据；为1代表同步头末位是上升沿，数据选择器选通计数器a的数据；该选择信号同时输出给异或门，用以进行修正方向的判断。

[0049] 比较器模块比较数据选择器的输出值与4.8MHz方波信号的脉宽所对应的计数值k的大小，减法器计算数据选择器输出值减去k的绝对值，本实施例中k＝38.6MHz/4.8MHz*1/2-1＝3；当接收端信号输入无失真时，上升沿到下降沿的时间间隔＝下降沿到上升沿的时间间隔＝1/4.8MHz＝8*1/38.4MHz，此时减法器输出为0，比较器输出为0，延时器不对接收端输入信号做修正；当接收端信号上升沿延时不等于下降沿延时时，减法器输出为二者延时之差，上升沿延时大于下降沿延时，且同步头末位是下降沿时，比较器输出1，上升沿延时大于下降沿延时，且同步头末位是上升沿时，比较器输出0，下降沿延时大于上升沿延时，且同步头末位是上升沿时，比较器输出1，下降沿延时大于上升沿延时，且同步头末位是下降沿时，比较器输出0。

[0050] 延时器采用触发器级联的结构，如图4所示，设减法器的运算结果为m(0

[0051] 最后将延时器输出波形传输给下级模块，完成修正。

[0052] 实施例2：

[0053] 如图2所示，本实施例的数字信号边沿延时修正系统，采用FPGA作为接收端主控芯片，FPGA内含上升沿采集模块，下降沿采集模块，计数器a，计时器b，帧同步信号检测模块，数据选择器，异或门，比较器，减法器，延时器。

[0054] 该系统采用不归零码传输数据，电平变化代表1，电平不变代表0，系统时钟采用153.6MHz，信号频率4.8MHz(比特率9.6Mbps)，传输协议中所述1.5倍脉宽的脉冲对应频率
3.2MHz(1/4.8MHz*1.5＝1/3.2MHz)。数据的帧同步头由一个3.2MHz的半波(1/3.2MHz*1/2*
1000＝156.25ns)，一个4.8MHz的全波(1/4.8MHz*1000＝208.33ns)，一个3.2MHz的半波组成的特殊序列，接收端通过两次同方向的信号沿之间的间隔识别同步头的身份特征，通过不同方向的信号沿之间沿的间隔计算修正大小和修正方向。

[0055] 以同步头第一个有效的bit为下降沿为例，如图5所示，接收端识别同步头的流程为：先检测到两次下降沿间隔260.42ns(156.25+208.33/2＝260.42)，然后检测到一个208.33ns计数值的上升沿，最后检测到距上次下降沿间隔260.42ns的下降沿，完成同步。

[0056] 上述的上升沿采集模块收到中继电路或隔离电路传送的信号，在系统时钟的上升沿采样，在信号电平为高，上一采样周期信号电平为低的采样周期输出高电平，其他时间输出低电平；下降沿采集模块收到中继电路或隔离电路传送的信号，在系统时钟的上升沿采样，在信号电平为低，上一采样周期信号电平为高的采样周期输出高电平，其他时间输出低电平，将不归零码信号变为两个脉冲信号。

[0057] 计数器a在系统时钟的上升沿做加一计数，在上升沿采集模块输出的上升沿清零，在下降沿采集模块输出的上升沿输出瞬时计数值，即上升沿到下降沿的时间间隔，到数据选择器；计数器b在系统时钟的上升沿做加一计数，在下降沿采集模块输出的上升沿清零，在上升沿采集模块输出的上升沿输出瞬时计数值，即下降沿到上升沿的时间间隔，到数据选择器。

[0058] 帧同步信号检测模块检测到3.2MHz的特殊序列后，向延时器模块输出使能信号，启动延时器模块；同时向数据选择器输出选择信号，为0代表同步头末位是下降沿，数据选择器选通计数器b的数据；为1代表同步头末位是上升沿，数据选择器选通计数器a的数据；该选择信号同时输出给异或门，用以进行修正方向的判断。

[0059] 比较器模块比较数据选择器的输出值与4.8MHz方波信号的脉宽所对应的计数值k的大小，减法器计算数据选择器输出值减去k的绝对值，本实施例中k＝153.6MHz/4.8MHz*1/2-1＝15；当接收端信号输入无失真时，上升沿到下降沿的时间间隔＝下降沿到上升沿的时间间隔＝1/4.8MHz＝32*1/153.6MHz，此时减法器输出为0，比较器输出为0，延时器不对接收端输入信号做修正；当接收端信号上升沿延时不等于下降沿延时时，减法器输出为二者延时之差，上升沿延时大于下降沿延时，且同步头末位是下降沿时，比较器输出1，上升沿延时大于下降沿延时，且同步头末位是上升沿时，比较器输出0，下降沿延时大于上升沿延时，且同步头末位是上升沿时，比较器输出1，下降沿延时大于上升沿延时，且同步头末位是下降沿时，比较器输出0。

[0060] 延时器采用触发器级联的结构，如图4所示，设减法器的运算结果为m(0

[0061] 最后将延时器输出波形传输给下级模块，完成修正。

[0062] 实施例3：

[0063] 如图2所示，本实施例的数字信号边沿延时修正系统，采用FPGA作为接收端主控芯片，FPGA内含上升沿采集模块，下降沿采集模块，计数器a，计时器b，帧同步信号检测模块，数据选择器，异或门，比较器，减法器，延时器。

[0064] 该系统采用不归零码传输数据，电平变化代表1，电平不变代表0，系统时钟采用38.4MHz，信号频率4.8MHz(比特率9.6Mbps)，传输协议中所述0.5倍脉宽的脉冲对应频率
9.6MHz(1/4.8MHz*0.5＝1/9.6MHz)。数据的帧同步头由一个9.6MHz的半波(1/9.6MHz*1/2*
1000＝52.08ns)，一个4.8MHz的全波(1/4.8MHz*1000＝208.33ns)，一个9.6MHz的半波组成的特殊序列，接收端通过两次同方向的信号沿之间的间隔识别同步头的身份特征，通过不同方向的信号沿之间沿的间隔计算修正大小和修正方向。

[0065] 以同步头第一个有效的bit为下降沿为例，如图6所示，接收端识别同步头的流程为：先检测到两次下降沿间隔156.25ns(52.08+208.33/2＝156.25)，然后检测到一个208.33ns计数值的上升沿，最后检测到距上次下降沿间隔156.25ns的下降沿，完成同步。

[0066] 上述的上升沿采集模块收到中继电路或隔离电路传送的信号，在系统时钟的上升沿采样，在信号电平为高，上一采样周期信号电平为低的采样周期输出高电平，其他时间输出低电平；下降沿采集模块收到中继电路或隔离电路传送的信号，在系统时钟的上升沿采样，在信号电平为低，上一采样周期信号电平为高的采样周期输出高电平，其他时间输出低电平，将不归零码信号变为两个脉冲信号。

[0067] 计数器a在系统时钟的上升沿做加一计数，在上升沿采集模块输出的上升沿清零，在下降沿采集模块输出的上升沿输出瞬时计数值，即上升沿到下降沿的时间间隔，到数据选择器；计数器b在系统时钟的上升沿做加一计数，在下降沿采集模块输出的上升沿清零，在上升沿采集模块输出的上升沿输出瞬时计数值，即下降沿到上升沿的时间间隔，到数据选择器。

[0068] 帧同步信号检测模块检测到9.6MHz的特殊序列后，向延时器模块输出使能信号，启动延时器模块；同时向数据选择器输出选择信号，为0代表同步头末位是下降沿，数据选择器选通计数器b的数据；为1代表同步头末位是上升沿，数据选择器选通计数器a的数据；该选择信号同时输出给异或门，用以进行修正方向的判断。

[0069] 比较器模块比较数据选择器的输出值与4.8MHz方波信号的脉宽所对应的计数值k的大小，减法器计算数据选择器输出值减去k的绝对值，本实施例中k＝38.6MHz/4.8MHz*1/2-1＝3；当接收端信号输入无失真时，上升沿到下降沿的时间间隔＝下降沿到上升沿的时间间隔＝1/4.8MHz＝8*1/38.4MHz，此时减法器输出为0，比较器输出为0，延时器不对接收端输入信号做修正；当接收端信号上升沿延时不等于下降沿延时时，减法器输出为二者延时之差，上升沿延时大于下降沿延时，且同步头末位是下降沿时，比较器输出1，上升沿延时大于下降沿延时，且同步头末位是上升沿时，比较器输出0，下降沿延时大于上升沿延时，且同步头末位是上升沿时，比较器输出1，下降沿延时大于上升沿延时，且同步头末位是下降沿时，比较器输出0。

[0070] 延时器采用触发器级联的结构，如图4所示，设减法器的运算结果为m(0

[0071] 最后将延时器输出波形传输给下级模块，完成修正。

[0072] 实施例4：

[0073] 如图7所示，本实施例的数字信号边沿延时修正系统，采用FPGA作为接收端主控芯片，FPGA内含上升沿采集模块，下降沿采集模块，计数器模块，或门，触发器，加法器，帧同步信号检测模块，异或门，比较器，减法器，延时器。

[0074] 该系统采用不归零码传输数据，电平变化代表1，电平不变代表0，系统时钟采用38.4MHz，信号频率4.8MHz(比特率9.6Mbps)，传输协议中所述1.5倍脉宽的脉冲对应频率
3.2MHz(1/4.8MHz*1.5＝1/3.2MHz)。数据的帧同步头由一个3.2MHz的半波(1/3.2MHz*1/2*
1000＝156.25ns)，一个4.8MHz的全波(1/4.8MHz*1000＝208.33ns)，一个3.2MHz的半波组成的特殊序列，接收端通过两次同方向的信号沿之间的间隔识别同步头的身份特征，通过不同方向的信号沿之间沿的间隔计算修正大小和修正方向。

[0075] 以同步头第一个有效的bit为下降沿为例，如图3所示，接收端识别同步头的流程为：先检测到两次下降沿间隔260.42ns(156.25+208.33/2＝260.42)，然后检测到一个208.33ns计数值的上升沿，最后检测到距上次下降沿间隔260.42ns的下降沿，完成同步。

[0076] 上述的上升沿采集模块收到中继电路或隔离电路传送的信号，在系统时钟的上升沿采样，在信号电平为高，上一采样周期信号电平为低的采样周期输出高电平，其他时间输出低电平；下降沿采集模块收到中继电路或隔离电路传送的信号，在系统时钟的上升沿采样，在信号电平为低，上一采样周期信号电平为高的采样周期输出高电平，其他时间输出低电平，将不归零码信号变为两个脉冲信号。

[0077] 上述计数器模块在系统时钟的上升沿做加一计数，在上升沿采集模块或下降沿采集模块输出的上升沿将计数值锁存到该模块的输出端，并随即清零；上述触发器在上升沿采集模块或下降沿采集模块输出的上升沿触发，与计数器模块配合，寄存前一次计数值以便计算。

[0078] 加法器模块将相邻的两次计数值相加，并将结果发送给帧同步信号检测模块；因为数字信号的上升沿和下降沿总是交替出现，所以，每一次的计数值都代表一个不同方向信号沿之间的时间间隔，而相邻计数值相加则代表同方向信号沿之间的时间间隔。

[0079] 帧同步信号检测模块，根据同方向信号沿时间间隔的大小检测到3.2MHz的特殊序列，向延时器模块输出使能信号，启动延时器模块；同时输出一个代表同步头的末位是上升沿还是下降沿的信号，用以进行修正方向的判断。

[0080] 比较器模块比较触发器锁存的计数值与4.8MHz方波信号的脉宽所对应的计数值k的大小，减法器计算触发器锁存的计数值减去k的绝对值，本实施例中k＝38.6MHz/4.8MHz*1/2-1＝3；当接收端信号输入无失真时，上升沿到下降沿的时间间隔＝下降沿到上升沿的时间间隔＝1/4.8MHz＝8*1/38.4MHz，此时减法器输出为0，比较器输出为0，延时器不对接收端输入信号做修正；当接收端信号上升沿延时不等于下降沿延时时，减法器输出为二者延时之差，上升沿延时大于下降沿延时，且同步头末位是下降沿时，比较器输出1，上升沿延时大于下降沿延时，且同步头末位是上升沿时，比较器输出0，下降沿延时大于上升沿延时，且同步头末位是上升沿时，比较器输出1，下降沿延时大于上升沿延时，且同步头末位是下降沿时，比较器输出0。

[0081] 已知上升沿延时和下降沿延时的相对大小和同步头末位是上升沿还是下降沿的状态，经过异或运算，即可得到延时修正的目标和大小。

[0082] 延时器采用触发器级联的结构，如图4所示，设减法器的运算结果为m(0

[0083] 最后将延时器输出波形传输给下级模块，完成修正。

[0084] 上述实施例为本发明较佳的实施方式，但本发明的实施方式并不受上述实施例的限制，其他的任何未背离本发明的精神实质与原理下所作的改变、修饰、替代、组合、简化，均应为等效的置换方式，都包含在本发明的保护范围之内。