半导体封装结构和半导体工艺

摘要

半导体封装包含衬底、多个元件、中介层、电性连接件和第一封装体。所述衬底具有第一表面和与所述第一表面相对的第二表面。第一元件设置于所述衬底的所述第一表面上，且第二元件设置于所述衬底的所述第二表面上。所述中介层具有第一表面。所述电性连接件将所述中介层的所述第一表面连接到所述衬底的所述第二表面。所述第一封装体安置于所述衬底的所述第二表面上，且覆盖所述第二元件、所述电性连接件和至少一部分的所述中介层。

权利要求

1.一种半导体封装，其包括：

衬底，其具有第一表面和与所述第一表面相对的第二表面；

多个元件，其包含设置于所述衬底的所述第一表面上的第一元件，和设置于所述衬底的所述第二表面上的第二元件；

中介层，其具有第一表面；

电性连接件，其将所述中介层的所述第一表面连接到所述衬底的所述第二表面，其中所述中介层的厚度与所述电性连接件的高度之和等于或大于设置于所述衬底的所述第二表面上的所述第二元件的高度；以及第一封装体，其安置于所述衬底的所述第二表面上且覆盖所述第二元件、所述电性连接件和至少一部分的所述中介层。

2.根据权利要求1所述的半导体封装，其中

所述衬底包括嵌入于其中的走线，且所述走线的至少一部分暴露于所述衬底的所述第二表面上；以及所述中介层包括穿过所述中介层的通孔。

3.根据权利要求2所述的半导体封装，其中所述走线的暴露于所述衬底的所述第二表面上的所述部分通过所述电性连接件与所述中介层的所述通孔电连接。

4.根据权利要求1所述的半导体封装，其中所述中介层的厚度与所述电性连接件的高度之和实质上等于所述第一封装体的高度。

5.根据权利要求1所述的半导体封装，其中所述中介层具有与所述中介层的所述第一表面相对的第二表面，和在所述中介层的所述第一表面与所述第二表面之间延伸的侧表面，其中所述中介层的所述第二表面和所述侧表面从所述第一封装体暴露。

6.根据权利要求5所述的半导体封装，其中所述衬底的侧表面、所述中介层的所述侧表面和所述第一封装体的侧表面实质上共平面。

7.根据权利要求1所述的半导体封装，其进一步包括：第二封装体，其安置于所述衬底的所述第一表面上，且覆盖设置于所述衬底的所述第一表面上的所述第一元件。

8.根据权利要求7所述的半导体封装，其中所述衬底的侧表面、所述中介层的侧表面、所述第一封装体的侧表面和所述第二封装体的侧表面实质上共平面。

9.根据权利要求8所述的半导体封装，其进一步包括：共形屏蔽，其覆盖所述第二封装体的上表面、所述第一封装体的所述侧表面、所述第二封装体的所述侧表面、所述衬底的所述侧表面和所述中介层的所述侧表面。

10.根据权利要求9所述的半导体封装，其进一步包括：第三元件，其设置于所述衬底的所述第一表面上；以及分隔物，其安置于所述衬底的所述第一表面上在所述第一元件与所述第三元件之间，其中所述分隔物电连接到所述共形屏蔽。

11.根据权利要求1所述的半导体封装，其中所述中介层界定中心开口，且所述第二元件延伸到所述中心开口中。

12.一种半导体封装，其包括：

衬底，其具有上表面和下表面；

第一元件，其设置于所述衬底的所述上表面上；

第二元件，其设置于所述衬底的所述下表面上；

中介层，其具有上表面；

电性连接件，其在所述中介层的所述上表面与所述衬底的所述下表面之间延伸；以及第一封装体，其安置于所述衬底的所述下表面上，且覆盖所述第二元件、所述电性连接件和所述中介层的至少一部分，其中所述中介层界定中心开口，且所述第一封装体至少部分填充所述中心开口。

13.根据权利要求12所述的半导体封装，其中所述电性连接件包括焊料球。

14.根据权利要求12所述的半导体封装，其中所述第二元件延伸到所述中心开口中。

15.根据权利要求12所述的半导体封装，其进一步包括：第二封装体，其安置于所述衬底的所述上表面上，且覆盖所述第一元件。

16.根据权利要求15所述的半导体封装，其进一步包括：导电层，其覆盖所述第二封装体的上表面和所述第二封装体的侧表面。

17.一种制作半导体封装的方法，其包括：

(a)提供衬底，其具有第一表面和与所述第一表面相对的第二表面；

(b)在所述衬底的所述第二表面上设置第一多个元件；

(c)通过至少一个电性连接件将中介层连接到所述衬底的所述第二表面；以及(d)在所述衬底的所述第二表面上形成第一封装体以覆盖所述第一多个元件、所述电性连接件和至少一部分的所述中介层，其中所述中介层界定间隙，且所述第一封装体至少部分填充所述间隙。

18.根据权利要求17所述的方法，其进一步包括在所述衬底的所述第一表面上设置第二多个元件。

19.根据权利要求18所述的方法，其进一步包括：在所述衬底的所述第一表面上形成第二封装体以覆盖所述第二多个元件。

20.根据权利要求19所述的方法，其进一步包括：形成共形屏蔽，其覆盖所述第二封装体的上表面、所述第一封装体的侧表面、所述衬底的侧表面、所述第二封装体的侧表面和所述中介层的侧表面。

21.根据权利要求18所述的方法，其进一步包括：将分隔物安置于所述衬底的所述第一表面上以将所述第二多个元件中的至少一者与所述第二多个元件中的至少另一者分离；

在所述衬底的所述第一表面上形成第二封装体以覆盖所述第二多个元件和所述分隔物的至少一部分，同时暴露所述分隔物的上表面；以及形成共形屏蔽，其覆盖所述分隔物的所述上表面、所述第二封装体的上表面、所述第一封装体的侧表面、衬底的侧表面、所述第二封装体的侧表面和所述中介层的侧表面，其中所述共形屏蔽电连接到所述分隔物。

22.根据权利要求17所述的方法，其中所述中介层的厚度与所述电性连接件的高度之和等于或大于设置于所述衬底的所述第二表面上的所述第一多个元件中的每一元件的高度。

说明书

半导体封装结构和半导体工艺

技术领域

[0001] 本发明涉及一种半导体封装结构和一种半导体工艺，且更确切地说，涉及一种双侧半导体封装结构和其制造方法。

背景技术

[0002] 在至少部分地由针对较小尺寸和增强的加工速度的需求的驱动下，半导体装置已变得越来越复杂。同时，存在使含有这些半导体装置的许多电子产品进一步小型化的需求。半导体装置通常被封装，并且接着可设置在包括电路的衬底(例如电路板)上。这使得空间被半导体装置封装和衬底两者所占据，且衬底上的表面积被半导体装置封装所占据。可能会通过执行作为独立工艺的封装、板制造和装配而发生额外费用。

[0003] 因此，所希望的是减少衬底上由半导体装置占据的空间，且简化并组合应用于半导体装置和衬底的封装、板制造和装配工艺。

[0004] 此外，例如射频(RF)装置等无线电发射装置可不利地影响半导体装置的操作，且可容易出现电磁干扰(EMI)。EMI可中断、妨碍或以其它方式降级或限制电路的有效性能。

[0005] 因此，所希望的是开发出半导体封装结构来解决前述问题。

发明内容

[0006] 根据本发明的实施例，提出一种半导体封装。半导体封装包括衬底、多个元件、中介层、电性连接件和封装体。所述衬底具有第一表面和与所述第一表面相对的第二表面。多个元件包含设置于衬底的第一表面上的第一元件，和设置于衬底的第二表面上的第二元件。中介层具有第一表面。电性连接件将中介层的第一表面连接到衬底的第二表面。封装体安置于衬底的第二表面上，且覆盖设置于衬底的第二表面上的第二元件、电性连接件和至少一部分的中介层。

[0007] 根据本发明的另一实施例，半导体封装包括衬底、第一元件、第二元件、中介层、电性连接件和封装体。衬底具有上表面和下表面，第一元件设置于衬底的上表面上，且第二元件设置于衬底的下表面上。中介层具有上表面，且电性连接件在中介层的上表面与衬底的下表面之间延伸。封装体安置于衬底的下表面上，且覆盖第二元件、电性连接件和中介层的至少一部分，其中中介层界定中心开口，且封装体至少部分填充中心开口。

[0008] 根据本发明的另一实施例，提供一种形成半导体封装的制造方法。提供具有第一表面和与第一表面相对的第二表面的衬底。多个元件设置于衬底的第二表面上。中介层通过至少一个电性连接件连接到衬底的第二表面。封装体形成于衬底的第二表面上以覆盖设置于衬底的第二表面上的多个元件、电性连接件和中介层的至少一部分，其中中介层界定间隙，且封装体至少部分填充间隙。

附图说明

[0009] 图1A和图1B说明根据本发明的实施例的半导体封装结构。

[0010] 图2说明根据本发明的另一实施例的半导体封装结构。

[0011] 图3说明根据本发明的另一实施例的半导体封装结构。

[0012] 图4说明根据本发明的另一实施例的半导体封装结构。

[0013] 图5A、图5B、图5C、图5D和图5E说明根据本发明的实施例的制造工艺。

[0014] 图6A、图6B和图6C说明根据本发明的另一实施例的制造工艺。

[0015] 图7A、图7B、图7C和图7D说明根据本发明的另一实施例的制造工艺。

[0016] 贯穿图式及详细描述使用共同参考数字以指示相同或类似元件。从以下结合附图作出的详细描述，本发明将会更显而易见。

具体实施方式

[0017] 图1A说明根据本发明的实施例的半导体封装结构1的透视图。半导体封装结构1包含衬底100、半导体装置104、被动元件105、焊料球101、中介层102和封装体106。

[0018] 图1B说明沿着图1A的线A-A'截取的半导体封装结构1的截面图。

[0019] 衬底100由例如印刷电路板形成，例如纸基铜箔层合物、复合铜箔层合物或聚合物浸渍的玻璃纤维基铜箔层合物。衬底100可包含用于设置于衬底100的第一表面100u(例如，上表面)和第二表面100b(例如，下表面)上的元件之间的电连接的重布层(RDL)。RDL包含介电层100d和由介电层100d包封的数个走线100t和通孔100v。走线100t中的一或多者的一部分暴露于衬底100的第二表面100b上。

[0020] 半导体装置103和至少一个被动元件105设置于衬底100的第一表面100u上。

[0021] 半导体装置104和至少一个被动元件105设置于衬底100的第二表面100b上。

[0022] 半导体装置103和104可通过倒装芯片结合、导线结合或两者电连接到衬底100。半导体装置103和104还可被实施为倒装芯片封装、导线结合封装或两者。被动元件105可为例如电容器、电阻器、电感器或此些元件的组合。

[0023] 通过使用例如球植入技术将焊料球101(或由导电材料形成的其它类型的电性连接件)设置到衬底100的第二表面100b上的暴露走线100t。如图1A中所示，焊料球101可布置于衬底100的第二表面100b边缘中或附近，且焊料球101中的每一者彼此隔开从大约50μm到大约200μm的距离(对应于间距)，例如从大约50μm到大约100μm或从大约100μm到大约200μm。焊料球101可具有从大约200μm到大约500μm的直径或高度，例如从大约200μm到大约300μm、从大约300μm到大约400μm或从大约400μm到大约500μm。

[0024] 中介层102可包含从中介层102的第一表面102u(例如，上表面)延伸到第二表面102b(例如，下表面)以用于电连接的至少一个通孔102v。衬底100的第二表面100b上的暴露走线100t经由焊料球101与中介层102的通孔102v电连接。中介层102可包含例如印刷电路板，例如纸基铜箔层合物、复合铜箔层合物或聚合物浸渍的玻璃纤维基铜箔层合物。中介层
102和焊料球101可布置于衬底100的第二表面100b的边缘中或附近。中介层102的厚度可从大约90μm到大约300μm，例如从大约90μm到大约200μm或从大约200μm到大约300μm。

[0025] 焊料球101和中介层102可提供用于半导体封装结构1的电连接。中介层102的厚度与单个焊料球101的直径之和等于或大于设置于衬底100的第二表面100b上的最高或最厚元件的高度，或等于或大于设置于衬底100的第二表面100b上的每一元件的高度，以便防止设置于衬底100的第二表面100b上的元件(例如，半导体装置104或被动元件105)受到损坏。举例来说，假定半导体装置104可具有在衬底100的第二表面100b上的元件当中的最大厚度/高度H，中介层102的厚度与单个焊料球101的直径之和可等于或大于H。如图1A和图1B中所示，中介层102界定中心间隙或开口，且半导体装置104至少部分延伸到由中介层102界定的中心间隙或开口中。

[0026] 封装体106安置于衬底100的第二表面100b上，且覆盖设置于衬底100的第二表面100b上的半导体装置104和被动元件105、焊料球101和中介层102的至少一部分。如图1A和图1B中所示，封装体106延伸到由中介层102界定的中心间隙或开口中，且填充所述中心间隙或开口，所述中心间隙或开口原本未被半导体装置104占据。中介层102的第二表面102b和中介层102的侧表面102s的至少一部分可不由封装体106覆盖或覆盖。也就是说，中介层
102的第二表面102b和中介层102的侧表面102s的至少一部分从封装体106暴露。在所说明的实施例中，中介层102的厚度与焊料球101中的一者的直径之和实质上等于安置于衬底
100的第二表面100b上的封装体106的高度，其中在所说明的实施例中，如果两个值之间的任一差不大于10μm(例如不大于8μm，不大于5μm或不大于1μm)，那么两个值可被认为是实质上相等的。封装体106可包含例如具有散布于其中的填充剂的环氧树脂。

[0027] 在所说明的实施例中，封装体106的侧表面106s、衬底100的侧表面100s和中介层102的侧表面102s实质上为共平面的，其中在所说明的实施例中，如果表面106s、100s和
102s之间的任何位移不大于10μm(例如不大于8μm，不大于5μm或不大于1μm)，那么表面
106s、100s和102s可被认为是实质上共平面的。

[0028] 图2说明根据本发明的另一实施例的半导体封装结构2。除了半导体封装结构2还包括封装体206之外，半导体封装结构2类似于如参看图1A和图1B所说明和描述的半导体封装结构1。

[0029] 封装体206安置于衬底100的第一表面100u上，且覆盖设置于衬底100的第一表面100u上的半导体装置103和被动元件105。封装体206可包含例如具有散布于其中的填充剂的环氧树脂。

[0030] 在所说明的实施例中，衬底100的侧表面100s、中介层102的侧表面102s、封装体106的侧表面106s和封装体206的侧表面206s实质上为共平面的，其中在所说明的实施例中，如果表面106s、100s、102s和206s之间的任何位移不大于10μm(例如不大于8μm，不大于5μm或不大于1μm)，那么表面106s、100s、102s和206s可被认为是实质上共平面的。

[0031] 图3说明根据本发明的另一实施例的半导体封装结构3。除了半导体封装结构3进一步包括共形屏蔽307之外，半导体封装结构3类似于如参看图2所说明和描述的半导体封装结构2。

[0032] 共形屏蔽307覆盖封装体206的上表面、封装体106的侧表面106s、衬底100的侧表面100s、封装体206的侧表面206s和中介层102的侧表面102s。封装体106的安置于衬底的第二表面100b上的下表面和中介层102的第二表面102b不由共形屏蔽307覆盖。共形屏蔽307可经沉积为导电薄膜，且可包含例如铝(Al)、铜(Cu)、铬(Cr)、锡(Sn)、金(Au)、银(Ag)、镍(Ni)、不锈钢或混合物、合金或其其它组合。共形屏蔽307可包含单个导电层。根据本发明的另一实施例，共形屏蔽307可包含由相同材料和不同材料形成的若干导电层。

[0033] 衬底100包含邻近于衬底100的侧表面100s安置的接地元件100g。接地元件100g电连接到衬底100和共形屏蔽307中包含的其它电性连接件以提供电路径，从而减小EMI。在所说明的实施例中，接地元件100g经实施为接地通孔，且更确切地说，根据如下文进一步描述的一组分离操作经实施为接地通孔的残余物。或者，接地元件100g为从衬底100的侧表面100s暴露的金属走线。在所说明的实施例中，接地元件100g暴露于衬底100的侧表面100s处，且与共形屏蔽307直接或物理接触。

[0034] 图4说明根据本发明的另一实施例的半导体封装结构4。除了半导体封装结构4还包括分隔物408之外，半导体封装结构4类似于如参看图3所说明和描述的半导体封装结构3。

[0035] 分隔物408安置于衬底100的第一表面100u上以将衬底100的第一表面100u分隔成至少两个隔室或区。分隔物408电连接到接地区段(未说明)，所述接地区段经实施为邻近于衬底100的第一表面100u安置的垫，且电连接到接地区段端子(未说明)。分隔物408电连接到共形屏蔽307。因此，分隔物408可防止一个区中的元件以免于由另一区中的元件产生的EMI、噪声或串扰。分隔物408可对应于设置于衬底100的第一表面100u上的金属框，且可包含例如铜(Cu)、铜-镍合金、铜-镍-锌合金或铜-铬-镍合金。在所说明的实施例中，分隔物408从封装体206暴露，且与共形屏蔽307直接或物理接触。

[0036] 图5A、图5B、图5C、图5D、图5E和图5F说明根据本发明的实施例的半导体工艺。

[0037] 参看图5A，提供包含多个衬底100的衬底结构。每一衬底100可具有第一表面100u和与第一表面100u相对的第二表面100b。半导体装置104和被动元件105设置于衬底100的第二表面100b上。衬底100可包含用于设置于衬底100的第一表面100u和第二表面100b上的元件之间的电连接的重布层(RDL)。RDL可包含介电层100d和由介电层100d包封的数个走线100t和通孔100v。走线100t中的一或多者的一部分暴露于衬底100的第二表面100b上。

[0038] 参看图5B，中介层102经由焊料球101电连接到衬底100的第二表面100b上的走线100t的暴露部分。中介层102和焊料球101可布置于衬底100的第二表面100b的边缘中或附近，如图1A中所示。中介层102的厚度可为大约250μm到大约1000μm。焊料球101可具有大约
50μm到大约200μm的间距。

[0039] 在一个实施例中，中介层102的多个通孔102v可通过以下操作形成：(i)钻孔贯通孔以穿过中介层102；(ii)在贯通孔的每一侧表面上且在中介层102的第一表面102u和第二表面102b的围绕贯通孔的部分上电镀金属；(iii)用导电材料和环氧树脂填充贯通孔；以及(iv)在中介层102的第一和第二表面102u和102b上的电镀部分上提供金属盖以覆盖贯通孔。

[0040] 在另一实施例中，中介层102的多个通孔102v可通过以下操作形成：(i)通过激光束在中介层102的第一表面102u上钻孔第一孔，但不完全穿过中介层102；(ii)通过激光束在中介层102的与第一表面102u相对的第二表面102b上钻孔第二孔，以使得第一孔和对应第二孔接合于中介层102中；以及(iii)用导电材料电镀第一孔和第二孔以形成通孔102v。

[0041] 参看图5C，封装体106形成于衬底100的第二表面100b上以便覆盖半导体装置104、被动元件105、焊料球101和中介层102的至少一部分。中介层102的第二表面102b和中介层102的侧表面102s的至少一部分不由封装体106覆盖。

[0042] 可通过例如传递模制或压缩模制等模制技术形成封装体106。因为焊料球101的直径和焊料球101之间的距离在本发明中受到良好控制，所以可经由由中介层102和焊料球101界定的空间注入例如环氧树脂等覆盖剂以覆盖半导体装置104、被动元件105、焊料球
101和中介层102的至少一部分。

[0043] 在一个实施例中，封装体106可通过以下操作形成：(i)在经由每一邻近对焊料球101之间的空间注入覆盖剂之前，将缓冲层放置在设置于衬底100的第二表面100b上的元件中的最高元件(例如半导体装置104)上；以及(ii)在注入之后移除缓冲层。

[0044] 参看图5D，半导体装置103和被动元件105设置于衬底100的第一表面100u上。

[0045] 参看图5E，执行分离工艺以将多个互连半导体封装结构分隔成包含如图1B中所示的半导体封装结构1的个别封装结构。使用适当激光或其它切割工具执行分离工艺，且侧表面102s、106s和100s随即分别形成于中介层102、封装体106和衬底100上。也就是说，切割路径T1可穿过中介层102、封装体106和衬底100。

[0046] 因为中介层102经由焊料球101而非粘合材料与衬底100的第二表面100b连接，所以不需要元件104和105与中介层102之间的缓冲空间。因此，与常规半导体封装结构相比较，半导体封装结构1可为相对紧凑的。

[0047] 另外，可通过经由由中介层102和焊料球101界定的空间注入覆盖剂以覆盖半导体装置104、被动元件105、焊料球101和中介层102的至少一部分来形成封装体106。因此，设置于衬底100的第二表面100b上的元件可受到比常规半导体封装结构中的元件更佳的保护。

[0048] 此外，与空气的热导率相比较，封装体106可提供较高的热导率。由半导体装置103和104以及被动元件105产生的热可由封装体106耗散掉。换句话说，本发明的半导体封装结构1的散热可比常规半导体封装结构更佳。

[0049] 图6A、图6B和图6C说明根据本发明的另一实施例的半导体工艺。

[0050] 参看6A，除了封装体206在形成封装体106之后形成于衬底100的第一表面100u上以便覆盖设置于衬底100的第一表面100u上的半导体装置103和被动元件105之外，半导体封装结构类似于如参看图5D所描述和说明的半导体封装结构。在其它实施例中，形成封装体106和封装体206的次序可为相反的。

[0051] 在另一实施例中，可形成封装体106于衬底100的第二表面100b上之前，将半导体装置103和被动元件105设置于衬底100的第一表面100u上。也就是说，在半导体装置103、104以及被动元件105设置于衬底100的第一表面100u和第二表面100b上之后，经由衬底100的第二表面100b上的邻近对焊料球101之间的空间注入覆盖剂以分开形成封装体106和封装体206。在另一实施例中，同时或在共同操作中形成衬底100的第二表面100b上的封装体
106和衬底100的第一表面100u上的封装体206，且多个贯穿孔(未图示)形成于衬底100的边缘上以使得覆盖剂穿过多个贯穿孔，且流到衬底100的第一表面100u和第二表面100b。在另一实施例中，可通过不同模制技术形成封装体106和封装体206以减小衬底弯曲。举例来说，通过传递模制形成封装体106，通过压缩模制形成封装体206，或反之亦然。

[0052] 参看图6B，执行分离工艺以将多个互连半导体封装结构分隔成包含如图2中所示的半导体封装结构2的个别封装结构。使用适当激光或其它切割工具执行分离工艺，且侧表面102s、106s、100s和206s随即分别形成于中介层102、封装体106、衬底100和封装体206上。也就是说，切割路径T1可穿过中介层102、封装体106、衬底100和封装体206。

[0053] 参看图6C，通过形成共形屏蔽307以覆盖封装体206的上表面、封装体206的侧表面206s、衬底100的侧表面100s、封装体106的侧表面106s和中介层102的侧表面102s来形成如图3中所示的半导体封装结构3。共形屏蔽307暴露安置于衬底100的第二表面100b上的封装体106的下表面，且暴露中介层102的第二表面102b。也就是说，共形屏蔽307的下表面与封装体106的下表面实质上齐平或共平面，其中在所说明的实施例中，如果表面之间的任何位移不大于10μm(例如不大于8μm，不大于5μm或不大于1μm)，那么下表面可被认为是实质上齐平或共平面的。

[0054] 因为焊料球101由封装体106覆盖，所以共形屏蔽307在形成共形屏蔽307的涂布或电镀工艺期间不接触焊料球101。因此，影响半导体装置103、104和被动元件105的EMI可由共形屏蔽307大大减轻。此外，共形屏蔽307可接触RDL的电连接到衬底100中的接地层的一部分，且因此可减小衬底100的第一表面100u上的接地垫的数目。

[0055] 图7A、图7B和图7C说明根据本发明的另一实施例的制造工艺。

[0056] 参看7A，除了分隔物408安置或形成于衬底100的第一表面100u上以将半导体装置103与被动元件105分离，且分隔物408例如通过粘合剂电连接到经实施为邻近于衬底100的第一表面100u安置的垫的接地区段之外，半导体封装结构类似于如参看图5D所描述和说明的半导体封装结构。

[0057] 参看7B，封装体206形成于衬底100的第一表面100u上以便覆盖半导体装置103、被动元件105和分隔物408的至少一部分。从封装体206暴露分隔物408的上表面。

[0058] 参看图7C，执行分离工艺以将多个互连半导体封装结构分隔成个别封装结构。使用适当激光或其它切割工具执行分离工艺，且侧表面102s、106s、100s和206s随即分别形成于中介层102、封装体106、衬底100和封装体206上。也就是说，切割路径T1可穿过中介层102、封装体106、衬底100和封装体206。

[0059] 参看图7D，通过形成共形屏蔽307以覆盖封装体206的上表面和封装体206的侧表面206s、衬底100的侧表面100s、封装106的侧表面106s、中介层102的侧表面102s和分隔物408的上表面来形成半导体封装结构4。暴露安置于衬底100的第二表面100b上的封装体106的下表面和插入件102的第二表面102b。共形屏蔽307电连接到分隔物408的上表面。

[0060] 如本文中所使用，术语“实质上”、“实质的”、“大约”和“约”用以描述和考虑小变化。当与事件或情形结合使用时，所述术语可以是指其中事件或情形明确发生的情况以及其中事件或情形极近似于发生的情况。举例来说，所述术语可以是指小于或等于±10％，例如小于或等于±5％、小于或等于±4％、小于或等于±3％、小于或等于±2％、小于或等于±1％、小于或等于±0.5％、小于或等于±0.1％或小于或等于±0.05％。

[0061] 另外，有时在本文中按范围格式呈现量、比率和其它数值。应理解，此类范围格式是用于便利和简洁起见，且应灵活地理解，不仅包括明确地指定为范围限制的数值，而且包括涵盖于所述范围内的所有个别数值或子范围，如同明确地指定每一数值和子范围一般。

[0062] 虽然已参考本发明的特定实施例描述及说明本发明，但这些描述及说明并不限制本发明。所属领域的技术人员应理解，在不脱离如由所附权利要求书界定的本发明的真实精神及范围的情况下，可作出各种改变且可取代等效物。所述说明可未必按比例绘制。归因于制造工艺和公差，本发明中的艺术再现与实际设备之间可存在区别。可存在并未特定说明的本发明的其它实施例。应将本说明书及图式视为说明性的而非限制性的。可作出修改，以使特定情况、材料、物质组成、方法或工艺适应于本发明的目标、精神和范围。所有此类修改是既定在所附权利要求书的范围内。虽然本文中所揭示的方法已参考按特定次序执行的特定操作加以描述，但应理解，可在不脱离本发明的教示的情况下组合、细分或重新排序这些操作以形成等效方法。因此，除非本文中特别指示，否则操作的次序及分组并非本发明的限制。