时钟切换电路

摘要

本发明公开了一种时钟切换电路，包括：多路选择器，m位第一D触发器，多路选择器根据m位第一D触发器输出的m位控制信号来切换输出的第一时钟信号；分频器，对第一时钟信号进行分频并输出第一分频信号；控制信号产生电路，产生锁存信号和时钟使能信号，时钟使能信号控制输出端的输出，锁存信号控制m位控制信号的切换；控制信号产生电路在写入信号的控制下使锁存信号设置为低电平；通过第一分频信号对时钟使能信号和锁存信号进行控制，使得在时钟切换时时钟使能信号保持为低电平，在时钟切换完毕并保持一段时间后再将时钟使能信号切换为高电平并使输出端正常输出时钟信号。本发明能消除时钟切换时的毛刺。

权利要求

1.一种时钟切换电路，其特征在于，包括：

多路选择器，所述多路选择器的输入端输入多个供选择的输入时钟信号，所述多路选择器的输出端输出一个第一时钟信号，所述第一时钟信号为从多个所述输入时钟信号中选出的一个；

m位第一D触发器，m为大于1的整数，各所述第一D触发器的Q端各输出1位控制信号并组成m位控制信号输入到所述多路选择器的控制端，所述多路选择器根据所述m位控制信号来切换所述第一时钟信号；各所述第一D触发器的D端输入m位选择信号中的一位，各所述第一D触发器的时钟端输入锁存信号，在所述锁存信号的上升沿处所述m位控制信号切换为所述m位选择信号的值；

分频器，所述分频器对所述第一时钟信号进行分频并输出第一分频信号；

控制信号产生电路，所述控制信号产生电路产生所述锁存信号和时钟使能信号，所述控制信号产生电路在写入信号的控制下使所述锁存信号设置为低电平，所述选择信号和所述写入信号都由系统在需要进行时钟切换时提供；

所述锁存信号切换为低电平后，在所述第一分频信号和所述锁存信号的控制下使所述时钟使能信号为低电平，所述时钟使能信号为低电平时所述时钟切换电路的输出端停止输出时钟信号；

所述时钟使能信号切换为低电平后，在所述第一分频信号控制下使所述锁存信号切换为高电平，并在所述锁存信号的上升沿使所述m位第一D触发器的所述m位控制信号切换为所述m位选择信号的值，并使所述第一时钟信号进行切换；

所述第一时钟信号切换后，所述第一分频信号按照切换后的所述第一时钟信号进行分频，在频率切换后的所述第一分频信号和所述锁存信号的控制下使所述时钟使能信号切换为高电平，所述时钟使能信号为高电平后所述时钟切换电路的输出端输出切换后所述第一时钟信号；通过在所述第一时钟信号切换前后使所述时钟使能信号保持为低电平消除所述第一时钟信号切换时的毛刺，所述时钟使能信号保持为低电平由所述第一分频信号控制。

2.如权利要求1所述的时钟切换电路，其特征在于：所述锁存信号切换为低电平后，在所述第一分频信号的下降沿和所述锁存信号的控制下使所述时钟使能信号为低电平；

所述时钟使能信号切换为低电平后，在所述第一分频信号的上升沿的控制下使所述锁存信号切换为高电平；

所述第一时钟信号切换后，在所述第一分频信号频率切换后的下降沿和所述锁存信号的控制下使所述时钟使能信号切换为高电平。

3.如权利要求2所述的时钟切换电路，其特征在于：所述分频器为4分频器。

4.如权利要求3所述的时钟切换电路，其特征在于：所述分频器包括第二D触发器和第三D触发器，所述二D触发器的时钟端输入所述第一时钟信号，所述第二D触发器的QB端和D端都连接所述第三D触发器的时钟端，所述第三D触发器的QB端和D端连接在一起并输出所述第一分频信号。

5.如权利要求2所述的时钟切换电路，其特征在于：所述控制信号产生电路包括第四D触发器、第五D触发器、第六D触发器和二输入异或非门；

所述第四D触发器的时钟端连接所述第一分频信号，所述第四D触发器的D端连接一个保持为高电平的信号，所述第四D触发器的复位端连接所述写入信号，在所述写入信号的控制下所述第四D触发器的Q端复位为低电平；

所述第四D触发器的Q端输出所述锁存信号并连接到所述第五D触发器的D端，所述第五D触发器的时钟端连接所述第一分频信号的反相信号；

所述第五D触发器的Q端连接到所述第六D触发器的D端，所述第六D触发器的时钟端连接所述第一分频信号的反相信号；

所述二输入异或非门的两个输入端分别连接所述第五D触发器的Q端和所述第六D触发器的Q端，所述二输入异或非门的输出端输出所述时钟使能信号。

6.如权利要求2所述的时钟切换电路，其特征在于：所述时钟切换电路还包括锁存器和二输入与门，所述锁存器的使能端连接所述时钟使能信号，所述锁存器的时钟端连接所述第一时钟信号的反相信号，所述二输入与门的两个输入端分别连接所述锁存器的Q端和所述第一时钟信号，所述二输入与门的输出端作为所述时钟切换电路的输出端。

说明书

时钟切换电路

技术领域

[0001] 本发明涉及一种半导体集成电路，特别是涉及一种时钟切换电路。

背景技术

[0002] 输出时钟在多个异步的输入时钟间切换是SOC(片上系统)设计中所经常需要实现的功能。而这样的切换需要特殊处理，不然在切换时，会在输出时钟上产生毛刺，从而影响后续逻辑电路的正常工作。

发明内容

[0003] 本发明所要解决的技术问题是提供一种时钟切换电路，能消除时钟切换时的毛刺。

[0004] 为解决上述技术问题，本发明提供的时钟切换电路包括：

[0005] 多路选择器，所述多路选择器的输入端输入多个供选择的输入时钟信号，所述多路选择器的输出端输出一个第一时钟信号，所述第一时钟信号为从多个所述输入时钟信号中选出的一个。

[0006] m位第一D触发器，m为大于1的整数，各所述第一D触发器的Q端各输出1位控制信号并组成m位控制信号输入到所述多路选择器的控制端，所述多路选择器根据所述m位控制信号来切换所述第一时钟信号；各所述第一D触发器的D端输入m位选择信号中的一位，各所述第一D触发器的时钟端输入锁存信号，在所述锁存信号的上升沿处所述m位控制信号切换为所述m位选择信号的值。

[0007] 分频器，所述分频器对所述第一时钟信号进行分频并输出第一分频信号。

[0008] 控制信号产生电路，所述控制信号产生电路产生所述锁存信号和时钟使能信号，所述控制信号产生电路在所述写入信号的控制下使所述锁存信号设置为低电平，所述选择信号和所述写入信号都由系统在需要进行时钟切换时提供。

[0009] 所述锁存信号切换为低电平后，在所述第一分频信号和所述锁存信号的控制下使所述时钟使能信号为低电平，所述时钟使能信号为低电平时所述时钟切换电路的输出端停止输出时钟信号。

[0010] 所述时钟使能信号切换为低电平后，在所述第一分频信号控制下使所述锁存信号切换为高电平，并在所述锁存信号的上升沿使所述m位第一D触发器的所述m位控制信号切换为所述m位选择信号的值，并使所述第一时钟信号进行切换。

[0011] 所述第一时钟信号切换后，所述第一分频信号按照切换后的所述第一时钟信号进行分频，在频率切换后的所述第一分频信号和所述锁存信号的控制下使所述时钟使能信号切换为高电平，所述时钟使能信号为高电平后所述时钟切换电路的输出端输出切换后所述第一时钟信号；通过在所述第一时钟信号切换前后使所述时钟使能信号保持为低电平消除所述第一时钟信号切换时的毛刺，所述时钟使能信号保持为低电平由所述第一分频信号控制。

[0012] 进一步的改进是，所述锁存信号切换为低电平后，在所述第一分频信号的下降沿和所述锁存信号的控制下使所述时钟使能信号为低电平。

[0013] 所述时钟使能信号切换为低电平后，在所述第一分频信号的上升沿的控制下使所述锁存信号切换为高电平。

[0014] 所述第一时钟信号切换后，在所述第一分频信号频率切换后的下降沿和所述锁存信号的控制下使所述时钟使能信号切换为高电平。

[0015] 进一步的改进是，所述分频器为4分频器。

[0016] 进一步的改进是，所述分频器包括第二D触发器和第三D触发器，所述二D触发器的时钟端输入所述第一时钟信号，所述第二D触发器的QB端和D端都连接所述第三D触发器的时钟端，所述第三D触发器的QB端和D端连接在一起并输出所述第一分频信号。

[0017] 进一步的改进是，所述控制信号产生电路包括第四D触发器、第五D触发器、第六D触发器和二输入异或非门。

[0018] 所述第四D触发器的时钟端连接所述第一分频信号，所述第四D触发器的D端连接一个保持为高电平的信号，所述第四D触发器的复位端连接所述写入信号，在所述写入信号的控制下所述第四D触发器的Q端复位为低电平。

[0019] 所述第四D触发器的Q端输出所述锁存信号并连接到所述第五D触发器的D端，所述第五D触发器的时钟端连接所述第一分频信号的反相信号。

[0020] 所述第五D触发器的Q端连接到所述第六D触发器的D端，所述第六D触发器的时钟端连接所述第一分频信号的反相信号。

[0021] 所述二输入异或非门的两个输入端分别连接所述第五D触发器的Q端和所述第六D触发器的Q端，所述二输入异或非门的输出端输出所述时钟使能信号。

[0022] 进一步的改进是，所述时钟切换电路还包括锁存器和二输入与门，所述锁存器的使能端连接所述时钟使能信号，所述锁存器的时钟端连接所述第一时钟信号的反相信号，所述二输入与门的两个输入端分别连接所述锁存器的Q端和所述第一时钟信号，所述二输入与门的输出端作为所述时钟切换电路的输出端。

[0023] 本发明通过对多路选择器输出的第一时钟信号进行分频，在系统需要进行时钟切换并提供选择信号和写入信号后，本发明电路会产生一低电平锁存信号，并在第一分频信号和低电平锁存信号的控制下使控制时钟信号输出的时钟使能信号切换为低电平，在时钟使能信号为低电平期间，通过第一分频信号控制锁存信号切换为高电平并在锁存信号切换是的上升沿使第一时钟信号进行切换，在第一时钟信号切换后通过第一分频信号的控制使得时钟使能信号保持为一段时间低电平后切换回高电平，时钟使能信号切换为高电平后使整个时钟切换电路正常输出，时钟使能信号保持为低电平时间时钟切换电路不输出时钟信号，利用时钟使能信号的低电平期间覆盖了第一时钟信号切换时会产生毛刺的期间，所以本发明能消除时钟切换时的毛刺。

附图说明

[0024] 下面结合附图和具体实施方式对本发明作进一步详细的说明：

[0025] 图1是本发明实施例电路图；

[0026] 图2是本发明较佳实施例电路图；

[0027] 图3是本发明较佳实施例的时序图。

具体实施方式

[0028] 如图1所示，是本发明实施例电路图；本发明实施例时钟切换电路包括：

[0029] 多路选择器(MUX)1，所述多路选择器1的输入端输入多个供选择的输入时钟信号如时钟信号CLK0，CLK1至CLKN，N为大于1的整数。所述多路选择器1的输出端输出一个第一时钟信号CLKmuxed，所述第一时钟信号CLKmuxed为从多个所述输入时钟信号中选出的一个。

[0030] m位第一D触发器(DF1m)2，m为大于1的整数，各所述第一D触发器2的Q端各输出1位控制信号并组成m位控制信号Ctr[m:0]输入到所述多路选择器1的控制端，所述多路选择器1根据所述m位控制信号Ctr[m:0]来切换所述第一时钟信号CLKmuxed；各所述第一D触发器2的D端输入m位选择信号SEL[m:0]中的一位，各所述第一D触发器2的时钟端输入锁存信号SEL_LATCH，在所述锁存信号SEL_LATCH的上升沿处所述m位控制信号Ctr[m:0]切换为所述m位选择信号SEL[m:0]的值。

[0031] 分频器3，所述分频器3对所述第一时钟信号CLKmuxed进行分频并输出第一分频信号CLKdiv。本发明实施例中所述分频器3为4分频器；在其它实施例中也能为2分频以上的分频器。

[0032] 控制信号产生电路4，所述控制信号产生电路4产生所述锁存信号SEL_LATCH和时钟使能信号CLKen，所述控制信号产生电路4在所述写入信号SEL_write的控制下使所述锁存信号SEL_LATCH设置为低电平，所述选择信号和所述写入信号SEL_write都由系统在需要进行时钟切换时提供。

[0033] 所述锁存信号SEL_LATCH切换为低电平后，在所述第一分频信号CLKdiv和所述锁存信号SEL_LATCH的控制下使所述时钟使能信号CLKen为低电平，所述时钟使能信号CLKen为低电平时所述时钟切换电路的输出端5停止输出时钟信号。本发明实施例中，所述锁存信号SEL_LATCH切换为低电平后，在所述第一分频信号CLKdiv的下降沿和所述锁存信号SEL_LATCH的控制下使所述时钟使能信号CLKen为低电平；在其它实施例中也能在所述第一分频信号CLKdiv的上升沿进行切换，或者高低电平进行切换。

[0034] 所述时钟使能信号CLKen切换为低电平后，在所述第一分频信号CLKdiv控制下使所述锁存信号SEL_LATCH切换为高电平，并在所述锁存信号SEL_LATCH的上升沿使所述m位第一D触发器2的所述m位控制信号Ctr[m:0]切换为所述m位选择信号SEL[m:0]的值，并使所述第一时钟信号CLKmuxed进行切换。本发明实施例中，所述时钟使能信号CLKen切换为低电平后，在所述第一分频信号CLKdiv的上升沿的控制下使所述锁存信号SEL_LATCH切换为高电平；在其它实施例中也能在所述第一分频信号CLKdiv的下降沿进行切换，或者高低电平进行切换。

[0035] 所述第一时钟信号CLKmuxed切换后，所述第一分频信号CLKdiv按照切换后的所述第一时钟信号CLKmuxed进行分频，在频率切换后的所述第一分频信号CLKdiv和所述锁存信号SEL_LATCH的控制下使所述时钟使能信号CLKen切换为高电平，所述时钟使能信号CLKen为高电平后所述时钟切换电路的输出端5输出切换后所述第一时钟信号CLKmuxed；通过在所述第一时钟信号CLKmuxed切换前后使所述时钟使能信号CLKen保持为低电平消除所述第一时钟信号CLKmuxed切换时的毛刺，所述时钟使能信号CLKen保持为低电平由所述第一分频信号CLKdiv控制。本发明实施例中所述第一时钟信号CLKmuxed切换后，在所述第一分频信号CLKdiv频率切换后的下降沿和所述锁存信号SEL_LATCH的控制下使所述时钟使能信号CLKen切换为高电平；在其它实施例中也能在所述第一分频信号CLKdiv的上升沿进行切换，或者高低电平进行切换。

[0036] 本发明实施例通过对多路选择器1输出的第一时钟信号CLKmuxed进行分频，在系统需要进行时钟切换并提供选择信号SEL[m:0]和写入信号SEL_write后，本发明实施例电路会产生一低电平锁存信号SEL_LATCH，并在第一分频信号CLKdiv和低电平锁存信号SEL_LATCH的控制下使控制时钟信号输出的时钟使能信号CLKen切换为低电平，在时钟使能信号CLKen为低电平期间，通过第一分频信号CLKdiv控制锁存信号SEL_LATCH切换为高电平并在锁存信号SEL_LATCH切换是的上升沿使第一时钟信号CLKmuxed进行切换，在第一时钟信号CLKmuxed切换后通过第一分频信号CLKdiv的控制使得时钟使能信号CLKen保持为一段时间低电平后切换回高电平，时钟使能信号CLKen切换为高电平后使整个时钟切换电路正常输出，时钟使能信号CLKen保持为低电平时间时钟切换电路不输出时钟信号，利用时钟使能信号CLKen的低电平期间覆盖了第一时钟信号CLKmuxed切换时会产生毛刺的期间，所以本发明实施例能消除时钟切换时的毛刺。

[0037] 如图2所示，是本发明较佳实施例电路图。本发明较佳实施例是在图1所示的实施例的基础上做了进一步的改进，本发明较佳实施例中：

[0038] 所述分频器3包括第二D触发器(DF2)6和第三D触发器(DF2)7，所述二D触发器的时钟端输入所述第一时钟信号CLKmuxed，所述第二D触发器6的QB端和D端都连接所述第三D触发器7的时钟端，所述第三D触发器7的QB端和D端连接在一起并输出所述第一分频信号CLKdiv，所述第一分频信号CLKdiv为所述第一时钟信号CLKmuxed的4分频信号。。

[0039] 所述控制信号产生电路4包括第四D触发器(DF4)8、第五D触发器(DF5)9、第六D触发器(DF6)10和二输入异或非门(XNOR)11。

[0040] 所述第四D触发器8的时钟端连接所述第一分频信号CLKdiv，所述第四D触发器8的D端连接一个保持为高电平的信号SigB，所述第四D触发器8的复位端即R端连接所述写入信号SEL_write，在所述写入信号SEL_write的控制下所述第四D触发器8的Q端复位为低电平。

[0041] 所述第四D触发器8的Q端输出所述锁存信号SEL_LATCH并连接到所述第五D触发器9的D端，所述第五D触发器9的时钟端连接所述第一分频信号CLKdiv的反相信号。

[0042] 所述第五D触发器9的Q端连接到所述第六D触发器10的D端，所述第六D触发器10的时钟端连接所述第一分频信号CLKdiv的反相信号。

[0043] 所述二输入异或非门11的两个输入端分别连接所述第五D触发器9的Q端和所述第六D触发器10的Q端，所述二输入异或非门11的输出端输出所述时钟使能信号CLKen。

[0044] 所述时钟切换电路还包括锁存器(Latch)12和二输入与门(AND)13，所述锁存器12的使能端即en端连接所述时钟使能信号CLKen，所述锁存器12的时钟端连接所述第一时钟信号CLKmuxed的反相信号，所述二输入与门13的两个输入端分别连接所述锁存器12的Q端和所述第一时钟信号CLKmuxed，所述二输入与门13的输出端作为所述时钟切换电路的输出端5。

[0045] 如图3所示，是本发明较佳实施例的时序图，先结合图3对图2所示的本发明较佳实施例的功能进行说明如下：

[0046] 在T1时刻，系统产生写入信号SEL_write和选择信号SEL[m:0]来切换系统时钟。

[0047] 高电平的所述写入信号SEL_write输入到所述第四D触发器的复位端即R端使得所述第四D触发器8的Q端复位为低电平，即所述锁存信号SEL_LATCH切换为低电平。

[0048] 本发明较佳实施例中所述第一分频信号CLKdiv为所述第一时钟信号CLKmuxed的4分频信号，故所述第一分频信号CLKdiv在T2时刻切换为低电平，该低电平处产生一下降沿，该下降沿反相为上升沿后输入到所述第五D触发器9和所述第六D触发器10的时钟端使得所述第五D触发器9和所述第六D触发器10的Q端依次随着输入的D端变化，最后所述第五D触发器9的Q端输出低电平、而所述第六D触发器10的Q端输出高电平，这对相反的电平输入到所述二输入异或非门11后使所述时钟使能信号CLKen切换为低电平。所述时钟使能信号CLKen为低电平时，经过所述锁存器12和所述二输入与门13的组合输出时钟信号CLKout一直保持为低电平，即输出端5禁止时钟输出。

[0049] 所述第一时钟信号CLKmuxed经过两个周期后到达T3时刻，这时所述第一分频信号CLKdiv产生一上升沿，该上升沿使得所述第四D触发器8的Q端切换为高电平的信号SigB，即所述锁存信号SEL_LATCH从低电平切换到高电平，该上升沿使得所述m位第一D触发器2的Q端切换，即将所述m位控制信号Ctr[m:0]的值切换为所述m位选择信号SEL[m:0]的值，这时所述多路选择器1根据所述m位控制信号Ctr[m:0]选择一个新的时钟信号作为所述第一时钟信号CLKmuxed。

[0050] 如图3所示，在所述第一时钟信号CLKmuxed切换时有可能会产生毛刺，如虚线圈101所示。这时所述第一分频信号CLKdiv采用新的所述第一时钟信号CLKmuxed进行分频。而在所述第一时钟信号CLKmuxed的每一个下降沿处，所述第五D触发器9和所述第六D触发器
10的Q端都和产生一次切换，经过所述第一时钟信号CLKmuxed的第一个下降沿时，所述第五D触发器9和所述第六D触发器10的Q端从初始的01、切换为10；经过所述第一时钟信号CLKmuxed的第二个下降沿时，所述第五D触发器9和所述第六D触发器10的Q端从初始的10、切换为11，该值输入到所述二输入异或非门11后使所述时钟使能信号CLKen切换为高电平。

[0051] 所述时钟使能信号CLKen切换为高电平后，允许时钟输出，即输出时钟信号CLKout为切换后的所述第一时钟信号CLKmuxed。

[0052] 可以看出，由于毛刺位于T3和T4之间，T5时刻以后输出的时钟信号都是无毛刺的时钟信号。

[0053] 以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。