半导体结构的形成方法

摘要

一种半导体结构的形成方法，包括：提供衬底；在所述衬底表面形成栅极结构；在所述栅极结构两侧的衬底表面形成初始应力层，所述初始应力层的材料为无定形态；在所述初始应力层表面形成覆盖应力层；在形成覆盖应力层之后，采用固相工艺使所述初始应力层的材料转化为晶态材料，形成源漏应力层。所形成的半导体结构形貌改善、性能提高。

权利要求

1.一种半导体结构的形成方法，其特征在于，包括：

提供衬底；

在所述衬底表面形成栅极结构；

对所述栅极结构两侧的衬底表面进行无定形化处理，在所述衬底表面形成无定形层，所述无定形化处理的工艺为离子注入工艺；

在所述无定形层表面形成初始应力层，所述初始应力层的材料为无定形态；

在所述初始应力层表面形成覆盖应力层；

在形成覆盖应力层之后，采用固相工艺使所述初始应力层的材料转化为晶态材料，形成源漏应力层，所述固相工艺为退火工艺。

2.如权利要求1所述的半导体结构的形成方法，其特征在于，还包括：在形成所述初始应力层之前，在所述栅极结构两侧的衬底内形成沟槽；在所述沟槽内形成所述初始应力层。

3.如权利要求2所述的半导体结构的形成方法，其特征在于，所述沟槽的侧壁垂直于衬底表面；所述沟槽的形成工艺包括：在所述衬底表面形成掩膜层；所述掩膜层暴露出所述栅极结构两侧的部分衬底表面；以所述掩膜层为掩膜，采用各向异性的干法刻蚀工艺刻蚀所述衬底，在所述衬底内形成沟槽。

4.如权利要求1所述的半导体结构的形成方法，其特征在于，所述离子注入工艺的参数包括：注入离子包括硅离子、锗离子、碳离子、氙离子中的一种或多种，注入能量为小于

100KeV，注入方向相对于衬底表面的角度为75°～90°。

5.如权利要求1所述的半导体结构的形成方法，其特征在于，所述无定形层的厚度为10埃～50埃。

6.如权利要求1所述的半导体结构的形成方法，其特征在于，所述初始应力层的材料为无定形态的SiC。

7.如权利要求6所述的半导体结构的形成方法，其特征在于，所述初始应力层的形成工艺为选择性外延沉积工艺，所述选择性外延沉积工艺的参数包括：温度小于650℃，工艺气体包括硅源气体和碳源气体，所述硅源气体和碳源气体的流量为1标准毫升/分钟～1000标准毫升/分钟。

8.如权利要求7所述的半导体结构的形成方法，其特征在于，所述选择性外延沉积工艺的温度小于400℃。

9.如权利要求7所述的半导体结构的形成方法，其特征在于，所述硅源气体为SiH4或SiH2Cl2，所述碳源气体为CH4、CH3Cl或CH2Cl2。

10.如权利要求7所述的半导体结构的形成方法，其特征在于，所述工艺气体还包括HCl和H2，所述HCl的流量为1标准毫升/分钟～1000标准毫升/分钟，H2的流量为0.1标准升/分钟～50标准升/分钟。

11.如权利要求6所述的半导体结构的形成方法，其特征在于，所述源漏应力层的材料为单晶态或多晶态的SiC；在所述单晶态或多晶态的SiC中，Si和C的比例为100:1～100:10。

12.如权利要求1所述的半导体结构的形成方法，其特征在于，所述覆盖应力层的材料包括氮化硅。

13.如权利要求12所述的半导体结构的形成方法，其特征在于，所述覆盖应力层对所述初始应力层施加的应力为拉应力；所述拉应力的大小为1GPa～5GPa。

14.如权利要求1所述的半导体结构的形成方法，其特征在于，所述覆盖应力层还位于所述衬底表面和栅极结构表面。

15.如权利要求1所述的半导体结构的形成方法，其特征在于，所述退火工艺包括热炉退火、尖峰退火、快速热退火、激光退火、闪光退火。

16.如权利要求15所述的半导体结构的形成方法，其特征在于，退火时间为30秒～1小时，退火温度为500℃～800℃。

17.如权利要求1所述的半导体结构的形成方法，其特征在于，所述栅极结构包括：位于衬底上的栅极层、以及位于所述栅极层侧壁表面的侧墙。

18.如权利要求17所述的半导体结构的形成方法，其特征在于，所述栅极结构还包括：位于所述栅极层和衬底之间的栅介质层；所述栅极层的材料为多晶硅；所述栅介质层的材料为氧化硅。

19.如权利要求17所述的半导体结构的形成方法，其特征在于，所述侧墙的材料包括氧化硅、氮化硅、氮氧化硅中的一种或多种组合。

说明书

半导体结构的形成方法

技术领域

[0001] 本发明涉及半导体制造技术领域，尤其涉及一种半导体结构的形成方法。

背景技术

[0002] 随着半导体制造技术的飞速发展，半导体器件正朝着更高的元件密度以及更高的集成度的方向发展。晶体管作为最基本的半导体器件目前正被广泛应用，因此随着半导体器件的元件密度和集成度的提高，晶体管的栅极尺寸变得比以往更小(。然而，晶体管的栅极尺寸变小会使晶体管产生短沟道效应，进而产生漏电流，最终影响半导体器件的电学性能。目前，现有技术主要通过提高载流子迁移率来提高半导体器件性能。当载流子的迁移率提高，晶体管的驱动电流提高，则晶体管中的漏电流减少，而提高载流子迁移率的一个关键要素是提高晶体管沟道区中的应力，因此提高晶体管沟道区的应力可以极大地提高晶体管的性能。

[0003] 现有技术提高晶体管沟道区应力的一种方法为：在晶体管的源区和漏区形成应力层。其中，PMOS晶体管的应力层材料为硅锗(SiGe)，由于硅锗和硅具有相同的晶格结构，即“金刚石”结构，而且在室温下，硅锗的晶格常数大于硅的晶格常数，因此硅和硅锗之间存在晶格失配，使应力层能够向沟道区提供压应力，从而提高PMOS晶体管沟道区的载流子迁移率性能。相应地，NMOS晶体管的应力层材料为碳化硅(SiC)，由于在室温下，碳化硅的晶格常数小于硅的晶格常数，因此硅和碳化硅之间存在晶格失配，能够向沟道区提供拉应力，从而提高NMOS晶体管的性能。

[0004] 然而，现有的工艺在晶体管的源区和漏区形成的应力层已无法满足日益增长的技术需求，晶体管沟道区受到的应力需要进一步提高。

发明内容

[0005] 本发明解决的问题是提供一种半导体结构的形成方法，所形成的半导体结构形貌改善、性能提高。

[0006] 为解决上述问题，本发明提供一种半导体结构的形成方法，包括：提供衬底；在所述衬底表面形成栅极结构；在所述栅极结构两侧的衬底表面形成初始应力层，所述初始应力层的材料为无定形态；在所述初始应力层表面形成覆盖应力层；在形成覆盖应力层之后，采用固相工艺使所述初始应力层的材料转化为晶态材料，形成源漏应力层。

[0007] 可选的，还包括：在形成所述初始应力层之前，在所述栅极结构两侧的衬底内形成沟槽；在所述沟槽内形成所述初始应力层。

[0008] 可选的，所述沟槽的侧壁垂直于衬底表面；所述沟槽的形成工艺包括：在所述衬底表面形成掩膜层；所述掩膜层暴露出所述栅极结构两侧的部分衬底表面；以所述掩膜层为掩膜，采用各向异性的干法刻蚀工艺刻蚀所述衬底，在所述衬底内形成沟槽。

[0009] 可选的，还包括：在形成所述初始应力层之前，对所述栅极结构两侧的衬底表面进行无定形化处理，在所述衬底表面形成无定形层；所述初始应力层形成于所述无定形层表面。

[0010] 可选的，所述无定形化处理的工艺为离子注入工艺，所述离子注入工艺的参数包括：注入离子包括硅离子、锗离子、碳离子、氙离子中的一种或多种，注入能量为小于100KeV，注入方向相对于衬底表面的角度为75°～90°。

[0011] 可选的，所述无定形层的厚度为10埃～50埃。

[0012] 可选的，所述初始应力层的材料为无定形态的SiC。

[0013] 可选的，所述初始应力层的形成工艺为选择性外延沉积工艺，所述选择性外延沉积工艺的参数包括：温度小于650℃，工艺气体包括硅源气体和碳源气体，所述硅源气体和碳源气体的流量为1标准毫升/分钟～1000标准毫升/分钟。

[0014] 可选的，所述选择性外延沉积工艺的温度小于400℃。

[0015] 可选的，所述硅源气体为SiH4或SiH2Cl2，所述碳源气体为CH4、CH3Cl或CH2Cl2。

[0016] 可选的，所述工艺气体还包括HCl和H2，所述HCl的流量为1标准毫升/分钟～1000标准毫升/分钟，H2的流量为0.1标准升/分钟～50标准升/分钟。

[0017] 可选的，所述源漏应力层的材料为单晶态或多晶态的SiC；在所述单晶态或多晶态的SiC中，Si和C的比例为100:1～100:10。

[0018] 可选的，所述覆盖应力层的材料包括氮化硅。

[0019] 可选的，所述覆盖应力层对所述初始应力层施加的应力为拉应力；所述拉应力的大小为1GPa～5GPa。

[0020] 可选的，所述覆盖应力层还位于所述衬底表面和栅极结构表面。

[0021] 可选的，所述固相工艺为退火工艺，所述退火工艺包括热炉退火、尖峰退火、快速热退火、激光退火、闪光退火。

[0022] 可选的，退火时间为30秒～1小时，退火温度为500℃～800℃。

[0023] 可选的，所述栅极结构包括：位于衬底上的栅极层、以及位于所述栅极层侧壁表面的侧墙。

[0024] 可选的，所述栅极结构还包括：位于所述栅极层和衬底之间的栅介质层；所述栅极层的材料为多晶硅；所述栅介质层的材料为氧化硅。

[0025] 可选的，所述侧墙的材料包括氧化硅、氮化硅、氮氧化硅中的一种或多种组合。

[0026] 与现有技术相比，本发明的技术方案具有以下优点：

[0027] 本发明的形成方法中，在栅极结构两侧的衬底表面形成初始应力层，所述初始应力层的材料为无定形态，即非晶态；在所述初始应力层表面形成覆盖应力层之后，能够通过固相工艺使所述初始应力层的材料从非晶态转化为晶态材料，则由所述初始应力层转化形成的晶态两侧能够形成源漏应力层。由于形成于所述栅极结构两侧的初始应力层本身即为无定形态，因此所述初始应力层的形貌能够通过形成工艺进行精确调控；而所述源漏应力层由所述初始应力层转化而来，因此能够保证经过固相工艺之后所形成的源漏应力层的形貌良好、尺寸精确。由于所述源漏应力层的形貌良好、尺寸精确，能够保证所述源漏应力层对栅极结构底部所施加的应力更为稳定易控。而且，由于在对所述初始应力层进行固相工艺之前，在所述初始应力层表面形成了覆盖应力层，所述覆盖应力层能够对所述初始应力层施加应力，因此，在经过固相工艺之后，所述成为晶态的源漏应力层能够记忆、存储所述覆盖应力层的应力，并将所述覆盖应力层施加的应力传递到衬底；由此，所述源漏应力层对栅极结构底部的沟道区施加的应力不仅包括所述源漏应力层与衬底之间的晶格失配所引起的应力，还包括所述覆盖应力层所施加的应力，使得所述源漏应力层向沟道区施加的应力更大。由于所述源漏应力层向沟道区施加的应力较大，能够使所述沟道区的载流子迁移率进一步提高，则所形成的晶体管的性能进一步增强。

[0028] 进一步，在形成所述初始应力层之前，在所述栅极结构两侧的衬底内形成沟槽；在所述沟槽内形成所述初始应力层。由于所形成的初始应力层嵌入所述衬底内，使得由所述初始应力层转化而成的源漏应力层嵌入于衬底内，则所述源漏应力层能够直接对位于栅极结构底部的沟道区施加应力，能够使所述沟道区获得的应力更大，有利于提高沟道区的载流子迁移率。

[0029] 进一步，在形成所述初始应力层之前，对所述栅极结构两侧的衬底表面进行无定形化处理，在所述衬底表面形成无定形层。经过无定形化处理之后，能够使所述衬底表面、或者是沟槽内壁的衬底表面成为无定形态，即所述衬底表面的晶格结构被破坏成无序状态，则后续在所述无定形层表面形成的初始应力层也能够呈无定形态。而所述初始应力层的形貌能够由形成工艺进行调控，则能够保证由所述初始应力层转化而成的源漏应力层的形貌精确良好。

[0030] 进一步，所述无定形化处理的工艺为离子注入工艺，通过注入离子，将所述栅极结构两侧的衬底表面晶格结构打乱。由于所述离子注入工艺的能量较低，使得注入离子的深度较低，即所形成的无定形层较薄，因此，所述无定形层的厚度对所形成的初始应力层的形貌影响较小，依旧能够使后续形成的源漏应力层的形貌良好。

[0031] 进一步，所述无定形层的厚度为10埃～50埃。由于所述无定形层的厚度较薄，使得所述无定形层的厚度均匀性对初始应力层的形貌不良影响较小，则后续有所述初始应力层转化而成的源漏应力层的形貌能够保持精确良好，所述源漏应力层对沟道区施加的应力稳定。

[0032] 进一步，所述初始应力层的形成工艺为选择性外延沉积工艺，所述选择性外延沉积工艺的温度小于650℃。由于所述选择性外延沉积工艺的温度较低，能够使所形成的初始应力层的晶格结构呈无序状态，形成无定形态的初始应力层，使得后续能够以固相工艺使所述初始应力层转化成具有晶态结构的源漏应力层。尤其是当所述选择性外延沉积工艺的温度小于400℃，所形成的初始应力层能够呈完全的非晶态结构，所述初始应力层内不具有单晶态或多晶态的部分，则能够使后续固相形成的源漏应力层的晶格结构稳定，则所述源漏应力层对沟道区施加的应力稳定。

附图说明

[0033] 图1至图4是本发明实施例的一种晶体管的形成过程的剖面结构示意图；

[0034] 图5至图10是本发明实施例的半导体结构的形成过程的剖面结构示意图。

具体实施方式

[0035] 如背景技术所述，在晶体管的源区和漏区形成的应力层提供的应力无法满足技术需求，晶体管沟道区受到的应力需要进一步提高。

[0036] 请参考图1，图1是本发明实施例的一种源区和漏区具有应力层的晶体管剖面结构示意图，包括：衬底100；位于衬底100表面的栅极结构101；位于栅极结构101两侧的衬底100内的应力层102。

[0037] 由于在晶体管的源区和漏区形成的嵌入式应力层(embedded stress layer)之后，应力层因与衬底之间存在晶格失配而能够对衬底施加应力，则所述应力层向衬底内的沟道区所施加的应力取决于所述应力层材料与衬底材料之间的晶格常数的差异，因此所述应力层向沟道区施加的应力有限。

[0038] 经过研究发现，为了进一步增强应力层对沟道区施加的应力，以增强沟道区的载流子迁移率，提高晶体管的性能，本发明一实施例提出了，在晶体管的源区和漏区形成应力层之后，对所述晶体管实施应力记忆技术(Stress Memory Technology，简称SMT)。

[0039] 具体的，以NMOS晶体管为例，请继续参考图1，所述应力层102的形成工艺包括：在栅极结构101两侧的衬底100内形成沟槽；采用选择性外延沉积工艺在所述沟槽内形成单晶态或多晶态的应力层102，所述应力层102的材料为碳化硅。

[0040] 请参考图2，在形成所述单晶态或多晶硅的应力层102(如图1所示)之后，采用离子注入工艺对所述应力层102进行轰击，使部分应力层102a的晶格状态被打乱，使得部分应力层102a呈非晶态。

[0041] 请参考图3，在所述离子注入工艺之后，在所述衬底100、应力层102a和栅极结构101表面形成覆盖层103，所述覆盖层103的材料为氮化硅，所述覆盖层103能够对衬底200和应力层102a施加拉应力(tensile stress)。

[0042] 请参考图4，采用热退火对所述应力层102a(如图3所示)进行固相外延，使得部分非晶态的应力层102b晶格发生重排布，所述应力层102b重新呈单晶态或单晶态。由于所述应力层102b在覆盖所述覆盖层103的情况下进行了固相外延(Solid Phase Epitaxy，简称SPE)，因此，重新成为单晶态或单晶态的应力层102b能够记忆所述覆盖层103所施加的拉应力，从而使所述应力层102b对沟道区施加的拉应力增大，进一步提高了晶体管的性能。

[0043] 由于所述应力层102(如图1所示)通过离子注入工艺的轰击成为非晶态，因此，需要通过调控所述离子注入工艺的参数，才能够对非晶态的应力层102a(如图2所示)范围进行控制。然而，通过调整离子注入工艺调控非晶态应力层102a形貌的工艺难度较大，容易造成所形成的非晶态应力层102a的边界形貌不佳，则由非晶态应力层102a固相外延形成的应力层102b(如图4所示)形貌不良，使得所述应力层102b与衬底200的界面处容易产生漏电，所形成的晶体管性能稳定。

[0044] 为了解决上述问题，本发明提出一种半导体结构的形成方法。其中，在栅极结构两侧的衬底表面形成初始应力层，所述初始应力层的材料为无定形态，即非晶态；在所述初始应力层表面形成覆盖应力层之后，能够通过固相工艺使所述初始应力层的材料从非晶态转化为晶态材料，则由所述初始应力层转化形成的晶态两侧能够形成源漏应力层。由于形成于所述栅极结构两侧的初始应力层本身即为无定形态，因此所述初始应力层的形貌能够通过形成工艺进行精确调控；而所述源漏应力层由所述初始应力层转化而来，因此能够保证经过固相工艺之后所形成的源漏应力层的形貌良好、尺寸精确。由于所述源漏应力层的形貌良好、尺寸精确，能够保证所述源漏应力层对栅极结构底部所施加的应力更为稳定易控。而且，由于在对所述初始应力层进行固相工艺之前，在所述初始应力层表面形成了覆盖应力层，所述覆盖应力层能够对所述初始应力层施加应力，因此，在经过固相工艺之后，所述成为晶态的源漏应力层能够记忆、存储所述覆盖应力层的应力，并将所述覆盖应力层施加的应力传递到衬底；由此，所述源漏应力层对栅极结构底部的沟道区施加的应力不仅包括所述源漏应力层与衬底之间的晶格失配所引起的应力，还包括所述覆盖应力层所施加的应力，使得所述源漏应力层向沟道区施加的应力更大。由于所述源漏应力层向沟道区施加的应力较大，能够使所述沟道区的载流子迁移率进一步提高，则所形成的晶体管的性能进一步增强。

[0045] 为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。

[0046] 图5至图10是本发明实施例的半导体结构的形成过程的剖面结构示意图。

[0047] 请参考图5，提供衬底200；在所述衬底200表面形成栅极结构201。

[0048] 所述衬底200为硅衬底、锗衬底、硅锗衬底、碳化硅衬底、绝缘体上硅衬底或绝缘体上锗衬底。在本实施例中，所述衬底200为硅衬底，由于后续需要在所形成的栅极层两侧衬底200内形成应力层，所述应力层的材料为硅锗或碳化硅，使所述硅衬底与应力层之间存在晶格失配，则所形成的应力层能够对栅极结构底部的衬底200施加应力，以此提高栅极层底部的沟道区的载流子迁移率。而且，在本实施例中，所形成的晶体管为NMOS晶体管，则后续形成的应力层材料为碳化硅。

[0049] 所述栅极结构201用于形成晶体管。所述栅极结构201包括：位于衬底200上的栅极层211、以及位于所述栅极层211侧壁表面的侧墙212。在本实施例中，所述栅极结构201还包括：位于所述栅极层211和衬底200之间的栅介质层210。其中，所述栅极层211的材料为多晶硅或无定形硅，栅极层211的厚度为500埃～1500埃；所述栅介质层210的材料为氧化硅。

[0050] 在一实施例中，所述栅极结构201能够直接用于形成晶体管，则所述栅介质层210的材料还能够为氮化硅或氮氧化硅。在另一实施例中，所述栅极结构201也能够作为伪栅极结构，后续以高K栅介质层和金属栅替代所述栅极层211和栅介质层210，则能够形成高K金属栅结构(High K Metal Gate，简称HKMG)的晶体管，则所述栅极层211和栅介质层210为后续形成的高K栅介质层和金属栅占据空间位置。

[0051] 在该实施例中，所述栅介质层210能够在后续去除所述栅极层211时，保护衬底200表面免受损伤，而所述栅介质层210的材料为氧化硅，所述栅介质层210与衬底200表面之间的刻蚀选择比较大，在去除所述栅介质层210时，对衬底200表面的损伤较小。

[0052] 所述栅介质层210和栅极层211的形成工艺包括：在衬底200表面形成栅介质膜；在所述栅介质膜表面形成栅极膜；在所述栅极膜表面形成图形化的掩膜层，所述图形化的掩膜层暴露出部分栅极膜表面、且覆盖需要形成栅极层211的对应区域和位置；以所述图形化的掩膜层为掩膜，刻蚀所述栅极膜和栅介质膜，直至暴露出所述衬底200表面为止，形成栅极层211和栅介质层210。其中，所述栅介质膜的形成工艺热氧化工艺、化学氧化工艺、化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺；所述栅极膜的形成工艺为化学气相沉积工艺或物理气相沉积工艺。在本实施例中，在形成所述栅极层211和栅介质层之后，保留所述图形化的掩膜层，所述图形化的掩膜层能够在后续形成覆盖应力层和源漏应力层的过程中，保护所述栅极层211的顶部。

[0053] 刻蚀所述栅极膜的工艺为各向异性的干法刻蚀工艺，刻蚀气体Cl2、HBr、SF6中的一种或多种；刻蚀所述栅介质膜的工艺为干法刻蚀工艺、湿法刻蚀工艺中的一种或两种组合，其中，所述湿法刻蚀工艺的刻蚀液包括氢氟酸溶液，干法刻蚀的气体包括氢氟酸气体。

[0054] 所述图形化的掩膜层材料为SiN、SiON、SiOCN、SiOBN、SiO2中的一种或多种组合，厚度为50埃～500埃。所述图形化的掩膜层的形成工艺包括：在所述栅极膜表面形成掩膜材料膜；在所述掩膜材料膜表面形成图形化层，所述图形化层覆盖需要形成栅极层211的对应区域；以所述图形化层为掩膜，刻蚀所述掩膜材料膜，直至暴露出栅极膜表面为止，形成图形化的掩膜层。

[0055] 其中，所述掩膜材料膜的形成工艺为原子层沉积工艺或化学气相沉积工艺。所述图形化层能够为图形化的光刻胶层，也能够为采用多重图形掩膜工艺形成的掩膜，例如自对准双重图形(Self-Aligned Double Patterning，简称SADP)掩膜。

[0056] 在其它实施例中，所述栅极结构201作为为栅极结构，且所述栅极结构201能够仅包括所述栅极层211、以及位于所述栅介质层侧壁表面的侧墙212，所述栅极层211的材料为多晶硅，后续去除所述栅极层211之后，在所述栅极层211的位置形成高K栅介质层、以及位于高K栅介质层表面的金属栅。

[0057] 所述侧墙212用于定义后续形成的源漏应力层到栅极层211的距离。所述侧墙212的材料包括氧化硅、氮化硅、氮氧化硅、掺碳的氮氧化硅、掺硼的氮氧化硅中的一种或多种组合；所述侧墙212的厚度为20埃～200埃；所述侧墙212的形成工艺包括：在衬底、栅极层211的侧壁表面以及图形化的掩膜层表面沉积侧墙膜；回刻蚀所述侧墙膜直至暴露出所述图形化的掩膜层底部表面、以及衬底200表面为止，形成所述侧墙212。在本实施例中，由于在栅极层211的顶部表面保留了所述图形化的掩膜层，所述图形化的掩膜层能够在所述回刻蚀侧墙膜的工艺中，保护所述栅极层211的顶部表面。

[0058] 请参考图6，在所述栅极结构201两侧的衬底200内形成沟槽202。

[0059] 在本实施例中，所述沟槽用于形成无定形层，所述无定形层用于固相转化为源漏应力层，因此所述沟槽202的形貌决定了所述源漏应力层的形貌，而所述源漏应力层的结构和尺寸越精确，所述源漏应力层对位于栅极结构201底部的沟道区施加的应力越稳定。而所述沟槽202的形貌能够通过形成所述沟槽202的工艺进行精确控制，因此，后续形成的源漏应力层的形貌能够保持精确良好。

[0060] 由于所形成的初始应力层形成于所述沟槽202内，能够使所述初始应力层嵌入于衬底200内，使得由所述初始应力层转化而成的源漏应力层嵌入于衬底200内，则所述源漏应力层能够直接对位于栅极结构201底部的沟道区施加应力，能够使所述沟道区获得的应力更大，有利于提高沟道区的载流子迁移率。

[0061] 在另一实施例中，还能够不形成所述沟槽，则后续直接在所述栅极结构201两侧的衬底200表面形成无定形层和初始应力层，由所述衬底200表面的初始应力层和无定形层固相为晶态的源漏应力层。

[0062] 本实施例中，所形成的晶体管为NMOS晶体管，而NMOS晶体管的载流子为电子，由于电子的迁移率较高，因此，当所形成的沟槽202的侧壁垂直于衬底200表面时，即能够保证后续形成的源漏应力层对沟道区施加足够的应力。

[0063] 所述沟槽202的深度为50纳米～200纳米；所述沟槽202的形成工艺包括：在所述衬底200表面形成掩膜层；所述掩膜层暴露出所述栅极结构201两侧的部分衬底200表面；以所述掩膜层为掩膜，刻蚀所述衬底200，在所述衬底200内形成沟槽202。

[0064] 随着半导体器件的尺寸不断缩小，使得所形成的栅极结构201以及源漏区的尺寸缩小，为了使所述掩膜层暴露出的区域图形更为稳定、尺寸更为精确，能够使所述掩膜层暴露出所述栅极结构201以及位于是使栅极结构201两侧的部分衬底200表面，则所述掩膜层暴露出的区域尺寸较大，所述掩膜层受到的工艺限制更小，使得所述掩膜层的形成工艺较为简单；而所述栅极层211的顶部表面具有图形化层的掩膜层覆盖，因此在刻蚀形成所述沟槽202的过程中，所述栅极层211的顶部表面不会受到损伤。

[0065] 形成所述沟槽202的刻蚀工艺为各向异性的干法刻蚀工艺。在本实施例中，所述衬底200为硅衬底，所述各向异性的干法刻蚀工艺包括：刻蚀气体包括氯气、溴化氢或氯气和溴化氢的混合气体，溴化氢的流量为200标准毫升每分钟～800标准毫升每分钟，氯气的流量为20标准毫升每分钟～100标准毫升每分钟，惰性气体的流量为50标准毫升每分钟～1000标准毫升每分钟，刻蚀腔室的压力为2毫托～200毫托，刻蚀时间为15秒～60秒。

[0066] 在其它实施例中，所形成的晶体管为PMOS晶体管，后续形成的源漏应力层材料为硅锗。由于PMOS晶体管的载流子为空穴，而空穴的迁移率较低，为了使PMOS晶体管的沟道区获得更大的应力，需要使所述源漏应力层到栅极层211的距离更小，因此需要使所述沟槽的侧壁向所述栅极层211底部的衬底200内凹陷，使所述沟槽的侧壁与衬底200表面呈“Σ”形；在形成所述沟槽时，在采用各向异性的干法刻蚀工艺形成侧壁垂直于衬底200表面的沟槽之后，采用各向异性的湿法刻蚀工艺刻蚀所述沟槽的侧壁和底部表面，由于所述各向异性的湿法刻蚀工艺在<111>晶向上的刻蚀速率最慢，而所述衬底200表面的晶向为<100>或<
110>，因此能够使所形成沟槽的侧壁形成顶角，且所述顶叫向衬底200内凹陷；而所述各向异性的湿法刻蚀工艺的刻蚀液为碱性溶液，所述碱性溶液为氢氧化钾(KOH)、氢氧化钠(NaOH)、氢氧化锂(LiOH)、氨水(NH4OH)或四甲基氢氧化铵(TMAH)中的一种或多种组合。

[0067] 请参考图7，对所述栅极结构201两侧的衬底200表面进行无定形化处理，在所述衬底200表面形成无定形层203。

[0068] 所述无定形层203用于作为后续在沟槽202内形成初始应力层的种子层，能够使所形成的初始应力层成无定形态。由于所述无定形层203呈无定形态，所述无定形层203的表面不具有规律的晶格结构，则后续采用外延工艺在所述无定形层203表面形成的初始应力层也不具有整齐的晶格结构，则所述初始应力层能够在后续的固相工艺中，记忆后续形成的覆盖应力层所施加的应力层，使得所形成的源漏应力层能够对衬底200施加更大的应力，使得所述沟道区的载流子迁移率进一步提高。

[0069] 在本实施例中，所述无定形化处理的工艺为离子注入工艺，所述离子注入工艺的参数包括：注入离子包括硅离子、锗离子、碳离子、氙离子中的一种或多种，注入能量为小于100KeV，注入方向相对于衬底表面的角度为75°～90°。

[0070] 所述离子注入工艺能够通过所注入的离子将所述沟槽202的侧壁和底部表面晶格结构打乱，由此形成所述无定形层203。所述离子注入工艺的能力决定了注入深度，即决定了所形成的无定形层203的厚度；由于所述离子注入工艺的能量较低，使得注入离子的深度较浅，即所形成的无定形层203较薄，因此，所述无定形层203的厚度对所形成的初始应力层的形貌影响较小，因此，能够保证后续由所述初始应力层转化形成的源漏应力层形貌良好。

[0071] 在本实施例中，由于所述初始应力层形成于沟槽202内，为了使所述离子注入工艺能够使所述沟槽202的侧壁表面形成无定形层203，所述离子注入的方向需要相对于衬底200表面倾斜；而当所述注入方向相对于衬底200表面的角度为30°～90°时，配合所述沟槽
202的深度，不仅能够在沟槽202底部形成无定形层203，还能够在沟槽202的所有侧壁表面均形成无定形层203。

[0072] 本实施例中，所述无定形层203的厚度为10埃～50埃。由于所述无定形层203的厚度较薄，使得所述无定形层203的厚度均匀性对后续形成的初始应力层的形貌所造成的影响较小，则后续由所述初始应力层转化而成的源漏应力层的形貌能够保持精确良好，能够使所述源漏应力层对沟道区施加的应力稳定。

[0073] 请参考图8，在所述栅极结构201两侧的衬底200表面形成初始应力层204，所述初始应力层204的材料为无定形态。

[0074] 在本实施例中，在形成所述初始应力层204之前，在栅极结构201两侧的衬底200内形成了沟槽，而所述初始应力层形成于所述沟槽202(如图7所示)内。在另一实施例中，不在衬底内形成沟槽，则所述初始应力层形成于所述衬底200两侧的衬底200表面。

[0075] 所述初始应力层204后续通过固相工艺能够形成单晶态或多晶态的源漏应力层，而所述源漏应力层与衬底200之间的晶格常数具有差异，即所述源漏应力层与衬底200之间具有晶格失配，从而能够使所述源漏应力层对衬底200施加应力层。

[0076] 而且，由于在后续对所述初始应力层204进行固相工艺之前，在所述无定形层203表面形成覆盖应力层，而所述覆盖应力层也能够对所述无定形层203和衬底200施加应力，因此，通过后续的固相工艺之后，所形成的源漏应力层能够存储所述覆盖应力层所施加的应力层，则所形成的源漏应力层不仅能够对沟道区施加因晶格失配而产生的应力层，还能够向衬底200施加由覆盖应力层施加的应力。即使后续去除所述覆盖应力层，后续所形成的源漏应力层依旧能够向沟道区施加所述覆盖应力层施加的应力层。由于所述沟道区受到的应力更大，使得所述沟道区的载流子迁移率更高，所形成的晶体管性能提高。

[0077] 所述初始应力层204形成于所述无定形层203表面。由于所述无定形层203的材料为无定形态，即所述无定形层203的晶格状态呈无序状态，使得通过外延工艺形成于所述无定形层203表面的初始应力层也能够为无定形态。

[0078] 本实施例中，所述初始应力层204的材料为无定形态的SiC；所述初始应力层204的形成工艺为选择性外延沉积工艺，所述选择性外延沉积工艺的参数包括：温度小于650℃，工艺气体包括硅源气体和碳源气体，所述硅源气体和碳源气体的流量为1标准毫升/分钟～1000标准毫升/分钟。

[0079] 其中，所述选择性外延沉积工艺的温度决定了所形成的初始应力层204的晶格状态，所述温度越高，所形成的初始应力层的晶格排布越整齐，则所形成的初始应力层204越容易形成多晶态或单晶态材料；因此，需要使所述选择性外延沉积工艺的温度较低，从而使所形成的初始应力层204的晶格结构呈无序状态，形成无定形态的初始应力层204，使得后续能够以固相工艺使所述初始应力层204转化成具有晶态结构的源漏应力层。

[0080] 在本实施例中，所述选择性外延沉积工艺的温度小于400℃。当所述温度小于400℃时，所形成的初始应力层204能够呈完全的非晶态结构，则所述初始应力层204内不具有单晶态或多晶态的部分，使后续固相形成的源漏应力层的晶格结构稳定，所述源漏应力层对沟道区施加的应力稳定。

[0081] 此外，所述硅源气体为SiH4或SiH2Cl2，所述碳源气体为CH4、CH3Cl或CH2Cl2。而且，所述工艺气体还能够包括HCl和H2，所述HCl的流量为1标准毫升/分钟～1000标准毫升/分钟，H2的流量为0.1标准升/分钟～50标准升/分钟。

[0082] 请参考图9，在所述初始应力层204表面形成覆盖应力层205。

[0083] 所述覆盖应力层205用于对初始应力层204施加应力，则后续在形成覆盖应力层205的情况下，对所述初始应力层204进行固相工艺，能够使所形成的源漏应力层记忆所述覆盖应力层205所施加的应力层，从而使所述源漏应力层向沟道区施加的应力增大。

[0084] 在本实施例中，所形成的晶体管为NMOS晶体管，需要向位于栅极结构201底部的沟道区施加拉应力，以增强电子在沟道区的迁移效率。当所述覆盖应力层205的材料为氮化硅，所述以氮化硅为材料的覆盖应力层205能够对所覆盖的初始应力层204施加拉应力，通过后续的固相工艺，能够使所述初始应力层204转化而成的源漏应力层存储所述覆盖应力层205的拉应力，并将所述拉应力传递至沟道区。

[0085] 在本实施例中，形成所述覆盖应力层205的工艺为化学气相沉积工艺，所形成的覆盖应力层205还位于所述衬底200表面和栅极结构201表面。所述覆盖应力层205对所述初始应力层204施加的拉应力大小为1GPa～5GPa，则后续所形成的源漏应力层对沟道区施加的应力层，能够在由晶格失配所产生的应力基础上，增加拉应力1GPa～5GPa。

[0086] 在其它实施例中，所述覆盖应力层205还能够为其它材料。

[0087] 请参考图10，在形成覆盖应力层205之后，采用固相工艺使所述初始应力层204(如图9所示)的材料转化为晶态材料，形成源漏应力层206。

[0088] 所述固相工艺为退火工艺；所述退火工艺包括热炉退火、尖峰退火、快速热退火、激光退火、闪光退火。所述退火工艺用于使所述初始应力层204中的杂乱的晶格重新进行排布，以使所形成的源漏应力层206内晶格能够呈整齐排布的状态。

[0089] 所形成的源漏应力层206呈单晶态或多晶态，而且所述源漏应力层206的材料与衬底200的材料不同，因此所述漏应力层206材料与衬底200材料之间具有晶格差异，使得所形成的源漏应力层206能够对衬底200施加应力层，从而使得位于栅极结构201底部的沟道区能够获得应力。

[0090] 在本实施例中，所形成晶体管为NMOS晶体管，所述源漏应力层206的材料为单晶态或多晶态的SiC；在所述单晶态或多晶态的SiC中，Si原子和C原子的原子数比例为100:1～100:10。所述Si原子和C原子的原子数比例决定了所述单晶态或多晶态的SiC的晶格结构，继而决定了所述单晶态或多晶态的SiC对衬底200施加的应力大小，因此，通过调节所述Si原子和C原子的原子数比例，能够调节所形成的源漏应力层206对沟道区施加的应力大小。

[0091] 本实施例中，退火时间为30秒～1小时，退火温度为500℃～800℃。其中，退火时间越长，所述初始应力层204中的无定形态材料转化为晶态材料越充分；而且，由于本实施例中，需要将形成于沟槽202(如图7所示)内的所有初始应力层204均转化为晶态材料，因此所述退火施加能够较长，例如退火时间为1小时。而所述退火温度决定了所形成的源漏应力层206内的晶格状态，即呈单晶态或多晶态，因此，通过调节所述退火温度，能够对所形成的源漏应力层206的晶格状态进行调节。

[0092] 而且，由于所述退火工艺在形成有覆盖应力层205的情况下进行，而所述覆盖应力层205能够对所述初始应力层204施加应力，因此，所述初始应力层204在受到应力的情况下转化为源漏应力层206，能够使所形成的源漏应力层206内的晶格结构成为适应所述覆盖应力层205应力的状态，从而使所述覆盖应力层205所施加的应力存储与所述源漏应力层206内，且所述源漏应力层206能够将所存储的应力继续传递至衬底200内。因此，所述源漏应力层206除了能够向沟道区施加因晶格失配而产生的应力之外，还能够对沟道区施加所述覆盖应力层205所施加的应力。而上述使源漏应力层206存储应力层工艺即为应力记忆技术(Stress Memory Technology，简称SMT)。

[0093] 因此，在一实施例中，能够在所述退火工艺之后，去除所述覆盖应力层205，而所述源漏应力层206依旧能够向沟道区施加所述覆盖应力层205的应力。而去除所述覆盖应力层205有利于增大栅极结构201之间的空间尺寸，有利于后续工艺的进行。

[0094] 在本实施例中，由于在形成初始应力层204之前，在沟槽202的侧壁和底部表面形成了无定形层203(如图9所示)，而经过所述固相工艺之后，无定形层203也能够转化为晶态层203a。

[0095] 在形成所述源漏应力层206之后，能够对在所述栅极结构201两侧的衬底200或源漏应力层206内掺杂P型或N型离子，以形成源区和漏区；本实施例中，所掺杂的离子为N型离子，所述N型离子包括磷离子或砷离子。在其它实施例中，还能够在前序形成初始应力层204的过程中，以原位掺杂工艺在所述初始应力层204内掺杂P型或N型离子，则所形成的源漏应力层206内能够具有P型或N型离子。

[0096] 综上，本实施例中，在栅极结构两侧的衬底表面形成初始应力层，所述初始应力层的材料为无定形态；在所述初始应力层表面形成覆盖应力层之后，能够通过固相工艺使所述初始应力层的材料从非晶态转化为晶态材料，则由所述初始应力层转化形成的晶态两侧能够形成源漏应力层。由于形成于所述栅极结构两侧的初始应力层本身即为无定形态，因此所述初始应力层的形貌能够通过形成工艺进行精确调控；而所述源漏应力层由所述初始应力层转化而来，因此能够保证经过固相工艺之后所形成的源漏应力层的形貌良好、尺寸精确。由于所述源漏应力层的形貌良好、尺寸精确，能够保证所述源漏应力层对栅极结构底部所施加的应力更为稳定易控。而且，由于在对所述初始应力层进行固相工艺之前，在所述初始应力层表面形成了覆盖应力层，所述覆盖应力层能够对所述初始应力层施加应力，因此，在经过固相工艺之后，所述成为晶态的源漏应力层能够记忆、存储所述覆盖应力层的应力，并将所述覆盖应力层施加的应力传递到衬底；由此，所述源漏应力层对栅极结构底部的沟道区施加的应力不仅包括所述源漏应力层与衬底之间的晶格失配所引起的应力，还包括所述覆盖应力层所施加的应力，使得所述源漏应力层向沟道区施加的应力更大。由于所述源漏应力层向沟道区施加的应力较大，能够使所述沟道区的载流子迁移率进一步提高，则所形成的晶体管的性能进一步增强。

[0097] 虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。