一种视频处理芯片功能验证装置和方法

摘要

本发明提供一种视频处理芯片功能验证装置和方法，涉及显示技术领域，用于对V‑by‑One接口的4K2K视频处理芯片的功能进行验证。该装置包括：信号发生模块，用于生成测试信号；串并转换模块，用于将测试信号转换为并行数据；解析模块，用于生成VGA信号；采样模块，用于进行时钟域转换处理并判断VGA信号是否符合待验证芯片接收数据的VGA协议，若否，则调整后输入；编码模块，用于按照V‑by‑One协议规定的模式进行编码；并串转换模块，用于进行并串转换生成多通道V‑by‑One信号；显示模块，用于对多通道V‑by‑One信号进行显示。本发明用于对V‑by‑One接口的4K2K视频处理芯片的功能进行验证。

权利要求

1.一种视频处理芯片功能验证装置，用于对V-by-One接口的4K2K视频处理芯片的功能进行验证，其特征在于，包括：信号发生模块，用于生成测试信号，所述测试信号为多通道V-by-One信号；

串并转换模块，用于将所述测试信号的各通道的V-by-One信号分别转换为并行数据；

解析模块，用于分别将所述并行数据按照VGA协议规定的模式解析生成VGA信号；

采样模块，用于对所述VGA信号进行时钟域转换处理，并判断所述VGA信号是否符合待验证芯片接收数据的VGA协议，若是，则将所述VGA信号发送至所述待验证芯片；若否，则对所述VGA信号进行调整后发送至所述待验证芯片；

编码模块，用于接收所述待验证芯片输出的数据，并对所述待验证芯片输出的各通道对应的数据分别按照V-by-One协议规定的模式进行编码，生成V-by-One协议模式数据；

并串转换模块，用于对所述V-by-One协议模式数据进行并串转换生成多通道V-by-One信号；

显示模块，用于对所述多通道V-by-One信号进行显示。

2.根据权利要求1所述的装置，其特征在于，所述装置还包括：第一位宽转换模块和第二位宽转换模块；

所述第一位宽转换模块用于将所述并行数据的位宽转换为第一预设位宽，所述第一预设位宽为所述解析模块能够接收数据的位宽；

所述第二位宽转换模块用于将所述V-by-One协议模式数据的位宽转换为第二预设位宽，所述第二预设位宽为所述并串转换模块能够接收数据的位宽。

3.根据权利要求2所述的装置，其特征在于，所述装置还包括：信号滤波模块；

所述信号滤波模块用于去除所述VGA信号中的噪声。

4.根据权利要求3所述的装置，其特征在于，所述装置还包括：第一调整模块和第二调整模块；

所述第一调整模块用于将各VGA信号输入所述采样模块的输入顺序调整为第一顺序，所述第一顺序为所述待验证芯片正确接收各VGA信号时各VGA信号的输入顺序；

所述第二调整模块用于将所述编码模块接收所述待验证芯片输出的各通道对应的数据的接收顺序调整为第二顺序，所述第二顺序为所述显示模块正确接收所述多通道V-by-One信号时各通道V-by-One信号的输入顺序。

5.根据权利要求4所述的装置，其特征在于，所述装置还包括：参考时钟生成模块、第一锁相环模块以及第二锁相环模块；

所述参考时钟生成模块，用于接收外部时钟信号并根据所述外部时钟信号生成参考时钟信号；

所述串并转换模块还用于根据所述参考时钟信号生成第一恢复时钟信号；

所述第一锁相环模块用于根据所述第一恢复时钟生成第一工作时钟信号；

串并转换模块用于通过所述第一恢复时钟信号和所述第一工作时钟信号将各通道的V-by-One信号分别转换为并行数据；

所述第一位宽转换模块通过所述第一恢复时钟信号进行所述并行数据的写入以及根据所述第一工作时钟信号将所述并行数据的位宽转换为第一预设位宽；

所述解析模块通过所述第一工作时钟信号将所述并行数据按照VGA协议规定的模式解析生成VGA信号；

所述信号滤波模块通过所述第一工作时钟信号去除所述VGA信号中的噪声；

所述第一调整模块通过所述第一工作时钟信号将各VGA信号输入所述采样模块的输入顺序调整为第一顺序；

所述并串转换模块还用于根据所述参考时钟信号生成第二恢复时钟信号；

所述第二锁相环模块用于根据所述第二恢复时钟生成第二工作时钟信号和第三工作时钟信号；

所述第二调整模块通过所述第二工作时钟信号将所述编码模块接收所述待验证芯片输出的各通道对应的数据的接收顺序调整为第二顺序；

所述编码模块通过所述第二工作时钟信号将和第三时钟信号对所述待验证芯片输出的各通道对应的数据分别按照V-by-One协议规定的模式进行编码；

所述第二位宽转换模块通过所述第二恢复时钟信号进行所述V-by-One协议模式数据的写入并通过所述第二工作时钟周期将所述V-by-One协议模式数据的位宽转换为第二预设位宽；

所述并串转换模块通过所述第二恢复时钟信号和所述第二工作时钟信号对所述V-by-One协议模式数据进行并串转换；

所述采样模块通过所述第一工作时钟信号和所述第二工作时钟信号对所述VGA信号进行时钟域转换处理。

6.根据权利要求5所述的装置，其特征在于，所述装置还包括：复位模块；

所述复位模块用于接收第一复位信号，并根据所述第一复位信号生成第二复位信号，以及通过所述第二复位信号复位所述串并转换模块和并串转换模块；

所述串并转换模块还用于根据所述第二复位信号生成第三复位信号，并将所述第三复位信号发送至所述复位模块；

所述复位模块还用于根据所述第三复位信号生成第四复位信号，并通过所述第四复位信号复位所述第一锁相环模块；

所述第一锁相环模块还用于根据所述第四复位信号生成第五复位信号，并将所述第五复位信号发送至复位模块；

所述复位模块还用于根据所述第五复位信号生成第六复位信号，并通过所述第六复位信号复位所述第一位宽转换模块、所述解析模块、所述信号滤波模块以及所述采样模快；

所述并串转换模块还用于根据所述第二复位信号生成第七复位信号，并将所述第七复位信号发送至所述复位模块；

所述复位模块还用于根据所述第七复位信号生成第八复位信号，并通过所述第八复位信号复位所述第二锁相环模块；

所述第二锁相环模块还用于根据所述第八复位信号生成第九复位信号，并将所述第九复位信号发送至所述复位模块；

所述复位模块还用于根据所述第九复位信号生成第十复位信号，并通过所述第十复位信号复位所述第二调整模块、所述编码模块、所述第二位宽转换模块、所述采样模块以及所述待验证芯片。

7.根据权利要求6所述的装置，其特征在于，所述解析模块还用于判断所述串并转换模块输出数据的时序是否符合VBO协议标准；并当所述串并转换模块输出数据的时序不符合VBO协议标准时对所述串并转换模块进行复位。

8.根据权利要求7所述的装置，其特征在于，所述采样模块包括：写入单元、读取单元以及至少一个存储单元；

所述写入单元用于在所述VGA信号中的有效显示数据选通信号为高电平时通过所述第一工作时钟信号将所述VGA信号写入所述存储单元中，并获取所述VGA信号中的控制信号的时序，其中所述控制信号包括：行同步信号、场同步信号以及所述有效显示数据选通信号；

所述读取单元用于在所述VGA信号中的有效显示数据选通信号为低电平时通过所述第二工作时钟信号读取所述写入单元写入所述存储单元中的VGA信号，并判断所述控制信号的时序是否符合待验证芯片接收数据的VGA协议，若所述控制信号的时序不符合所述待验证芯片接收数据的VGA协议，则根据所述待验证芯片接收数据的VGA协议对所述控制信号的时序进行调整。

9.一种视频处理芯片功能验证方法，用于对V-by-One接口的4K2K视频处理芯片的功能进行验证，其特征在于，包括：生成测试信号，所述测试信号为多通道V-by-One信号；

将所述测试信号的各通道的V-by-One信号分别转换为并行数据；

分别对所述并行数据按照VGA协议规定的模式进行解析生成VGA信号；

对所述VGA信号进行时钟域转换处理，并判断所述VGA信号是否符合待验证芯片接收数据的VGA协议，若是，则将所述VGA信号发送至所述待验证芯片；若否，则对所述VGA信号进行调整后发送至所述待验证芯片；

接收所述待验证芯片输出的数据，并对所述待验证芯片输出的各通道对应的数据分别按照V-by-One协议规定的模式进行编码，生成V-by-One协议模式数据；

对所述V-by-One协议模式数据进行并串转换生成多通道V-by-One信号；

对所述多通道V-by-One信号进行显示。

10.根据权利要求9所述的方法，其特征在于，所述方法还包括：对所述并行数据进行位宽转换；

对所述V-by-One协议模式数据进行位宽转换。

11.根据权利要求10所述的方法，其特征在于，所述方法还包括：去除所述VGA信号中的噪声。

12.根据权利要求11所述的方法，其特征在于，所述方法还包括：对各VGA信号的输入顺序进行调整；

对所述待验证芯片输出的各通道对应的数据的接收顺序进行调整。

说明书

一种视频处理芯片功能验证装置和方法

技术领域

[0001] 本发明涉及显示技术领域，尤其涉及一种视频处理芯片功能验证装置和方法。

背景技术

[0002] 近年，电视技术经历了难以想象的快速发展，模拟显示技术被数字技术所替代，全高清电视的理念已深入人心，为用户带来了非常高的观赏体验。但是，随着液晶平板电视的全面普及，其屏幕尺寸日益增加，使得像素密度(英文全称：Producer Price Index，英文简称：PPI)不断下降，全高清分辨率以无法满足用户更高视听体验要求，超高清(英文全称：Ultra High Definition英文简称：UHD)电视，即俗称4K2K电视就逐渐普及起来。

[0003] 全高清电视内部配线，传输图像信号都是采用LVDS标准。相对于全高清分辨率，超高清分辨率的数据量是全高清的4倍，使用原来的LVDS标准已无法满足超高清分辨率数据量的传输。现有技术中进行了V-by-One接口的开发，的意思是“video by one”，即通过“一根线”来传输LVDS或TTL信号，通过V-by-One技术不但可以使没对布线的最大传输速度达到3.75Gbp，并且减小电视机内集成电路板的布线数量以及降低了布线间的电磁干扰(英文全称：Electro Magnetic Interference，英文简称：EMI)。

[0004] 4K2K电视需要通过V-by-One接口的4K2K视频处理芯片对接收到的视频信号进行处理后才可以正常显示，因此V-by-One接口的4K2K视频处理芯片时4K2K电视急需的。每一个V-by-One接口的4K2K视频处理芯片在生产和使用过程中都需要进行充分的验证，保证V-by-One接口的4K2K视频处理芯片中每一个IP核(英文全称：Intel lectual Property Core，中文名称：知识产权核)正常工作，而如何对V-by-One接口的4K2K视频处理芯片的功能进行验证是本领域技术人员亟待解决的一个问题。

发明内容

[0005] 本发明的实施例提供一种视频处理芯片功能验证装置和方法，用于对V-by-One接口的4K2K视频处理芯片的功能进行验证。

[0006] 为达到上述目的，本发明的实施例采用如下技术方案：

[0007] 第一方面，提供一种视频处理芯片功能验证装置，用于对V-by-One接口的4K2K视频处理芯片的功能进行验证，包括：

[0008] 信号发生模块，用于生成测试信号，所述测试信号为多通道V-by-One信号；

[0009] 串并转换模块，用于将所述测试信号的各通道的V-by-One信号分别转换为并行数据；

[0010] 解析模块，用于分别将所述并行数据按照VGA协议规定的模式解析生成VGA信号；

[0011] 采样模块，用于对所述VGA信号进行时钟域转换处理，并判断所述VGA信号是否符合待验证芯片接收数据的VGA协议，若是，则将所述VGA信号发送至所述待验证芯片；若否，则对所述VGA信号进行调整后发送至所述待验证芯片；

[0012] 编码模块，用于接收所述待验证芯片输出的数据，并对所述待验证芯片输出的各通道对应的数据分别按照V-by-One协议规定的模式进行编码，生成V-by-One协议模式数据；

[0013] 并串转换模块，用于对所述V-by-One协议模式数据进行并串转换生成多通道V-by-One信号；

[0014] 显示模块，用于对所述多通道V-by-One信号进行显示。

[0015] 第二方面，提供一种视频处理芯片功能验证方法，用于对V-by-One接口的4K2K视频处理芯片的功能进行验证，包括：

[0016] 生成测试信号，所述测试信号为多通道V-by-One信号；

[0017] 将所述测试信号的各通道的V-by-One信号分别转换为并行数据；

[0018] 分别对所述并行数据按照VGA协议规定的模式进行解析生成VGA信号；

[0019] 对所述VGA信号进行时钟域转换处理，并判断所述VGA信号是否符合待验证芯片接收数据的VGA协议，若是，则将所述VGA信号发送至所述待验证芯片；若否，则对所述VGA信号进行调整后发送至所述待验证芯片；

[0020] 接收所述待验证芯片输出的数据，并对所述待验证芯片输出的各通道对应的数据分别按照V-by-One协议规定的模式进行编码，生成V-by-One协议模式数据；

[0021] 对所述V-by-One协议模式数据进行并串转换生成多通道V-by-One信号；

[0022] 显示模块对所述多通道V-by-One信号进行显示。

[0023] 本发明实施例提供的视频处理芯片功能验证装置和方法，通过信号发生模块生成多通道V-by-One信号，并将生成的多通道V-by-One信号转换为并行数据，解析并行数据生成VGA信号，对所述VGA信号进行时钟域转换处理，判断VGA信号是否符合待验证芯片接收数据的VGA协议以及在VGA信号不符合所述待验证芯片接收数据的VGA协议时，对VGA信号进行调整后将VGA信号发送至待验证芯片中进行处理，然后再对待验证芯片输出的数据进行编码，生成V-by-One协议模式数据，对-BY-One协议模式数据进行并串转换生成多通道V-by-One信号，最后通过显示模块对多通道V-by-One信号进行显示，即，本发明实施例首先通过串并转换模块将信号发生模块的产生的高速串行V-by-One信号解串为低速的并行信号，以防止高速串行信号在解析模块中无法处理，然后解析模块再将并行数据按照VGA协议规定的模式解析生成VGA信号，然后采样模块判断VGA信号是否符合待验证芯片接收数据的VGA协议，若是，则将所述VGA信号发送至所述待验证芯片；若否，则对所述VGA信号进行调整后发送至所述待验证芯片，所以待验证芯片可以VGA信号进行处理；此外，采样模块还可以对VGA信号进行时钟域转换处理，所以可以通过编码模块、并串转换模块对待验证芯片输出的数据进行逆处理重新生成多通道V-by-One信号，最终再对多通道V-by-One信号进行显示，所以本发明实施例可以通过显示效果对待验证芯片进行验证，本发明提供了一种可以对V-by-One接口的4K2K视频处理芯片的功能进行验证的装置和方法。

附图说明

[0024] 为了更清楚地说明本发明实施例的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

[0025] 图1为本发明实施例提供的视频处理芯片功能验证装置的示意性结构图；

[0026] 图2为本发明实施例提供的测试信号各通道中的数据结构示意性结构图；

[0027] 图3为本发明实施例提供的测试信号各通道中显示数据代表含义示意图；

[0028] 图4为本发明实施例提供的并行数据的示意性结构图；

[0029] 图5为本发明实施例提供的数据编码过程示意性结构图；

[0030] 图6为本发明实施例提供的另一种视频处理芯片功能验证装置的示意性结构图；

[0031] 图7为本发明实施例提供的再一种视频处理芯片功能验证装置的示意性结构图；

[0032] 图8为本发明实施例提供的信号滤波单元的示意性结构图；

[0033] 图9为本发明实施例提供的另一种视频处理芯片功能验证装置的示意性结构图；

[0034] 图10为本发明实施例提供的再一种视频处理芯片功能验证装置的示意性结构图；

[0035] 图11为本发明实施例提供的又一种视频处理芯片功能验证装置的示意性结构图；

[0036] 图12为本发明实施例提供的采样模块的示意性结构图；

[0037] 图13为本发明实施例提供的视频处理芯片功能验证方法的步骤流程图。

具体实施方式

[0038] 现在参照附图描述多个实施例，其中用相同的附图标记指示本文中的相同元件。在下面的描述中，为便于解释，给出了大量具体细节，以便提供对一个或多个实施例的全面理解。然而，很明显，也可以不用这些具体细节来实现所述实施例。在其它例子中，以方框图形式示出公知结构和设备，以便于描述一个或多个实施例。

[0039] 在本说明书中使用的术语″模块″、″单元″等用于表示计算机相关的实体、硬件、固件、硬件和软件的组合、软件、或执行中的软件。例如，模块可以是但不限于，在处理器上运行的进程、处理器、对象、可执行文件、执行线程、程序和/或计算机。

[0040] 图1是本发明一实施例的用于对V-by-One接口的4K2K视频处理芯片的功能进行验证装置的示意性结构图。如图1所示，该实施例提供的装置10包括：

[0041] 信号发生模块101、串并转换模块102、解析模块103、采样模块104、编码模块105、并串转换模块106、显示模块107。其中信号发生模块101连接串并转换单元102，串并转换单元102连接解析模块103，解析模块103连接采样模块104，采样模块104连接待验证芯片100，待验证芯片100连接编码模块105，编码模块105连接并串转换模块106，并串转换模块106连接显示模块107。

[0042] 其中，图1所示的实施例中各器件作用综述为如下：

[0043] 信号发生模块101，用于生成测试信号，所述测试信号为多通道V-by-One信号；

[0044] 串并转换模块102，用于将所述测试信号的各通道的V-by-One信号分别转换为并行数据；

[0045] 解析模块103，用于分别将所述并行数据按照VGA协议规定的模式解析生成VGA信号；

[0046] 采样模块104，用于对所述VGA信号进行时钟域转换处理，并判断所述VGA信号是否符合待验证芯片接收数据的VGA协议，若是，则将所述VGA信号发送至所述待验证芯片；若否，则对所述VGA信号进行调整后发送至所述待验证芯片；

[0047] 编码模块105，用于接收所述待验证芯片输出的数据，并对所述待验证芯片输出的各通道对应的数据分别按照V-by-One协议规定的模式进行编码，生成V-by-One协议模式数据；

[0048] 并串转换模块106，用于对所述V-by-One协议模式数据进行并串转换生成多通道V-by-One信号；

[0049] 显示模块107，用于对多通道V-by-One信号进行显示。

[0050] 以下，对图1所示的实施例中各器件的连接关系、结构及功能进行详细说明，如下：

[0051] 1>、信号发生模块101

[0052] 用于生成测试信号，并将生成的测试信号输入串并转换模块102中。其中，测试信号为多通道V-by-One信号。

[0053] 其中，信号发生模块可以为可以产生多通道V-by-One信号的信号发生器或电视机的系统级芯片(英文全称：System On Chip，简称：SOC)，多通道V-by-One信号可以为8lane V-by-One信号、16lane V-by-One信号等。

[0054] 以下以测试信号为8通道(英文名称：lane)V-by-One信号为例对本发明实施例进行说明。

[0055] 示例性的，各通道的V-by-One信号分别为：(Rx0p，Rx0n)，(Rx1p，Rx1n)，(Rx2p，Rx2n)，(Rx3p，Rx3n)，(Rx4p，Rx4n)，(Rx5p，Rx5n)，(Rx6p，Rx6n)，(Rx7p，Rx7n)。

[0056] 进一步的，参照图2所示，图2为每个通道的V-by-One信号的示意图。每一lane的V-by-One信号包括：时钟信号(Pixel Clock)、有效显示数据选通信号(DE)以及数据(Data Bytes)。其中，数据包括显示数据(Byte0，Byte1，Byte2...)和控制信号(BS、BE、BE_SR、CTL[7：0]、VSYNC、HSYNC、VSYN H/L、HSYN H/L)。参照照图3所示，Byte0，Byte1，Byte2...表示显示装置所显示的三基色R(红色)G(绿色)、B(蓝色)的灰阶值。

[0057] 2>、串并转换模块102

[0058] 用于接收信号发生模块101产生的测试信号，并将测试信号的各通道的V-by-One信号分别转换为并行数据。

[0059] V-by-One信号的时钟信号、行同步信号(HS)、场同步信号(VS)、有效显示数据选通信号(DE)以及显示数据(R、G、B)等数据全部被编码为串行的数据，所以需要使用串并转换模块102对数据进行解串。

[0060] 示例性的，串并转换模块102可以是FPGA特别制作的模块，其转换生成并行数据的位宽是预设的，例如：16bit、20bit、24bit、32bit等。串并转换模块102选择的位宽决定并行数据采样时钟的大小，因此，优先的，将各通道的V-by-One信号分别转换为位宽为20bit的并行数据。通过将各通道的V-by-One信号分别转换为位宽为20bit的并行数据可以简化数据的处理以及时钟信号的生成。

[0061] 示例性的，参照图4所示，图4为图2所示每个通道的V-by-One信号转换为并行数据后的示意图，转换为并行数据后每一lane的V-by-One信号中时钟信号(CLK)、场同步信号(VSYNC)、行同步信号(HSYNC)、有效数据选通信号(DE)、显示信号(Byte0)、显示信号(Byte1)、显示信号(Byte2)等分均为并行的数据。

[0062] 3>、解析模块103

[0063] 用于接收串并转换模块102根据每个通道的V-by-One信号转换生成的并行数据，并分别将并行数据行数据按照VGA协议规定的模式解析生成VGA信号。

[0064] 示例性的，参照图5所示，图5为将图4所示并行数据解析为有规律的、符合VGA协议规定的数据格式。

[0065] 4>、采样模块104

[0066] 采样模块104的在本发实施例中的作用主要包括三个方面，

[0067] 第一方面、进行信号传递。即采样模块104用于接收解析模块103解析生成的VGA信号，以及将处理后的VGA信号发送至待验证芯片100。

[0068] 第二方面、进行时钟域转换。即对解析模块103解析生成的VGA信号进行时钟域转换处理。

[0069] 串并转换模块102的恢复时钟的产生过程为：根据输入的数据(RXP/N)和参考时钟信号在相位解析模块(Phase interp)生成串并转换模块102的回复时钟信号，并根据恢复时钟信号对串并转换模块102的时钟进行恢复，所以串并转换模块102的回复时钟与数据具有跟随性。而串并转换模块106的恢复时钟的产生过程为：仅根据参考时钟信号在相位解析模块(Phase interp)生成串并转换模块106的回复时钟信号，并根据恢复时钟信号对串并转换模块106的时钟进行恢复，所以串并转换模块106的回复时钟只与参考时钟信号相关而与数据无关。

[0070] 由于串并转换模块102的恢复时钟与串并转换模块106的恢复时钟存在偏差，因此两部分模块无法直接互联，需要设计过渡模块完成两个时钟域的过渡才能保证视频处理芯片功能验证装置的正常工作。上述实施例提供的采样模块104可以对解析模块103解析生成的VGA信号进行时钟域转换处理，所以能够保证视频处理芯片功能验证装置的正常工作。

[0071] 第三方面，采样模块104还用于将VGA信号重新采样，并判断VGA信号是否符合待验证芯片接收数据的VGA协议，若VGA信号不符合待验证芯片100接收数据的VGA协议，则对VGA信号进行调整。

[0072] 5>、编码模块105

[0073] 编码模块105用于接收待验证芯片100输出的数据，并对待验证芯片输出的各通道对应的数据分别按照V-by-One协议规定的模式进行编码，生成V-by-One协议模式数据。

[0074] 具体的，编码模块105对数据的处理为解析模块103对数据处理的逆过程，即将待验证芯片100输出的每一个通道对应的VGA信号编码为并行的V-by-One信号。

[0075] 6>、并串转换模块106

[0076] 并串转换模块106用于接收编码模块105生成的V-by-One协议模式数据，对V-by-One协议模式数据进行并串转换生成多通道V-by-One信号。

[0077] 具体的，并串转换模块106转换模块数据的处理为串并转换模块102对数据处理的逆过程，即将并行的V-by-One信号转换为串行的多通道V-by-One信号，并将转换后的多通道V-by-One信号作为显示信号发送至显示模块中。

[0078] 7>显示模块107

[0079] 用于接收107用于接收并串转换模块106生成的多通道V-by-One信号，并对多通道V-by-One信号进行显示。

[0080] 示例性的，显示模块107可以为液晶显示装置(英文名称：Liquid Crystal Display，简称：LCD)或有机电激光显示装置(英文名称：Organic Light-Emitting Diode，简称：OLED)。其中，显示模块107对多通道V-by-One信号的显示可以与现有技术中显示装置对多通道V-by-One信号的显示过程相似，这里，为了避免赘述，省略其说明。

[0081] 本发明实施例提供的视频处理芯片功能验证装置，通过信号发生模块生成多通道V-by-One信号，并将生成的多通道V-by-One信号转换为并行数据，解析并行数据生成VGA信号，对所述VGA信号进行时钟域转换处理，判断VGA信号是否符合待验证芯片接收数据的VGA协议以及在VGA信号不符合所述待验证芯片接收数据的VGA协议时，对VGA信号进行调整后将VGA信号发送至待验证芯片中进行处理，然后再对待验证芯片输出的数据进行编码，生成V-by-One协议模式数据，对-BY-One协议模式数据进行并串转换生成多通道V-by-One信号，最后通过显示模块对多通道V-by-One信号进行显示，即，本发明实施例首先通过串并转换模块将信号发生模块的产生的高速串行V-by-One信号解串为低速的并行信号，以防止高速串行信号在解析模块中无法处理，然后解析模块再将并行数据按照VGA协议规定的模式解析生成VGA信号，然后采样模块判断VGA信号是否符合待验证芯片接收数据的VGA协议，若是，则将所述VGA信号发送至所述待验证芯片；若否，则对所述VGA信号进行调整后发送至所述待验证芯片，所以待验证芯片可以VGA信号进行处理；此外，采样模块还可以对VGA信号进行时钟域转换处理，所以可以通过编码模块、并串转换模块对待验证芯片输出的数据进行逆处理重新生成多通道V-by-One信号，最终再对多通道V-by-One信号进行显示，所以本发明实施例可以通过显示效果对待验证芯片进行验证，本发明提供了一种可以对V-by-One接口的4K2K视频处理芯片的功能进行验证的装置。

[0082] 参照图6所示，上述实施例提供的视频处理芯片功能验证装置还可以包括：第一位宽转换模块108和第二位宽转换模块109；

[0083] 第一位宽转换模块108位于串并转换模块102和解析模块103之间，第二位宽转换模块109位于编码模块105和并串转换模块106之间。

[0084] 第一位宽转换模块108用于将并行数据的位宽转换为第一预设位宽，第一预设位宽为解析模块103能够接收数据的位宽；

[0085] 第二位宽转换模块109用于将V-by-One协议模式数据的位宽转换为第二预设位宽，第二预设位宽为并串转换模块106能够接收数据的位宽。

[0086] 其中，第一位宽转换模块108和第二位宽转换模块109为可以动态配置模块，当解析模块103可以接收的数据的位宽发生变化时，可以相应的对第一位宽转换模块108进行配置。同样，当并串转换模块106能够接收数据的位宽发生变化时，也可以相应的对第二位宽转换模块109进行配置

[0087] 示例性的，当并行数据的位宽为20bit时，第一位宽转换模块108可以为将20bit转换为10bit的转换模块。对应的，第二位宽转换模块109可以为将20bit转换为10bit的转换模块。

[0088] 通过上述第一位宽转换模块108和第二位宽转换模块109增加本发明实施提供的视频处理芯片功能验证装置的兼容性。

[0089] 进一步的，参照图7所示，上述实施例提供的视频处理芯片功能验证装置还可以包括：信号滤波模块110。

[0090] 其中，信号滤波能够模块110位于解析单元103和和采样单元104之间，用于对去除所述VGA信号中的噪声。

[0091] 当信号在FPGA器件内部通过连线和逻辑门时，一般都有一定的延时，延时的大小与连线的长短和门单元的数目有关，同时信号还受器件的制造工艺、工作电压、温度等条件的影响；此外，信号的高/低电平转换也需要一定的过渡时间。由于存在上述因素的影响，多路信号的电平值发生变化时，在信号变化的瞬间，组合逻辑的输出都有先后顺序，而并不是同时变化，这往往就会出现噪声。所以解析模块103根据GA协议规定的模式解析生成的VGA信号可能存在噪声，尤其是VGA信号中的场同步信号(VS)、行同步信号(HS)、有效数据选通信号(DE)等控制信号很容易存在噪声，而噪声很可能会造成整个装置的误动作，因此本发明实施例设计了用于去除VGA信号中的噪声的信号滤波模块109。

[0092] 示例性的，参照图8所示，信号滤波模块110可以包括：存储器81、判断电路82以及选择器83；寄存器81中包括：第一寄存器811、第二寄存器812以及第三寄存器813，其中，存储器81连接信号输入端Input，第一寄存器811、第二寄存器812以及第三寄存器813分别连接判断电路，选择器连接存储器81、判断电路82以及信号输出端Output。具体工作工程为：首先数据由数据输入端Input输入存储器81中，存储器81中将输入数据按照输入的先后顺序分别存放在三个寄存器中，然后判断电路82对三个寄存器中的数据进行比较、判断，若第二寄存器812中的数据与第一寄存器811和第三个寄存器813中的数据不同，则判断输入数据具有噪声，并在信号输出端Output输出与输入数据相位相反的数据，若第二寄存器813中的数据与第一寄存器811和第三寄存器813中的数据相同，则判断输入数据内有噪声，直接在信号输出端Output将输入数据输出。

[0093] 以上仅为本发明实施例提供的一种可能的实现方式，并不能作为对方面实施例的限定，本领域技术人员还可以通过其他电路来去除VGA信号中的噪声，本发明实施例对此不做限定，信号滤波模块110以能够去除VGA信号中的噪声为准。

[0094] 再进一步的，参照图9所示，本发明实施例提供的视频处理芯片功能验证装置还包括：第一调整模块111和第二调整模块112；

[0095] 第一调整模块111位于信号滤波模块110与采样单元104之间，所述第二调整模块112位于待验证芯片100与编码模块105之间；

[0096] 第一调整模块111用于将各VGA信号输入采样模块104的输入顺序调整为第一顺序，第一顺序为待验证芯片100正确接收各VGA信号时各VGA信号的输入顺序；

[0097] 第二调整模块112用于将编码模块105接收待验证芯片100输出的各通道对应的数据的接收顺序调整为第二顺序，所述第二顺序为显示模块107正确接收多通道V-by-One信号时各通道V-by-One信号的输入顺序。

[0098] 具体的，每一个通道的V-by-One信号对应显示模块上一列像素单元，信号发生模块采用不同的信号发生装置时，生成的测试信号则可能会有不同的V-by-One信号排列，而一个待验证芯片可以正确接收各通道V-by-One信号的顺序是固定的，所以为了对各通道的V-by-One信号的顺序进行调整，保证待验证芯片接收正确数据，本发明实施例中增加了第一调整模块111将各VGA信号输入采样模块104的输入顺序调整为待验证芯片100正确接收各VGA信号时各VGA信号的输入顺序。同样，显示模块采用不同的显示装置时，正确接收各通道V-by-One信号的顺序也可能存在差异，进一步为适应不同显示模块的差异性，本发明中增加了第二调整模块112将编码模块103接收待验证芯片100输出的各通道对应的数据的接收顺序调整为显示模块107正确接收多通道V-by-One信号时各通道V-by-One信号的输入顺序。所以上述实施例可以进一步提高视频处理芯片功能验证装置的兼容性。

[0099] 再进一步的，参照图10所示，本发明实施例提供的视频处理芯片功能验证装置还包括：参考时钟生成模块113、第一锁相环模块114以及第二锁相环模块115；

[0100] 其中，参照时钟生成模块113连接外部的时钟信号生成装置(图中未示出)、串并转换模块102以及并串转换模块106；第一锁相环模块114连接串并转换模块102、第一位宽转换模块108、解析单元103、信号滤波单元110、第一调整单元111以及采样单元104；第二锁相环模块115连接并串转换单元106、第二位宽转换单元109、编码单元105、第二调整单元112、采样单元104以及测试芯片100。

[0101] 参考时钟生成模块113，用于接收外部时钟信号(re_clk)并根据外部时钟信号(re_clk)生成参考时钟信号(gtx_ref_clk)，以及将参考时钟信号(gtx_ref_clk)发送至串并转换模块102。

[0102] 串并转换模块102还用于接收参考时钟生成模块113发送的参考时钟信号(gtx_ref_clk)，并根据所述参考时钟信号(gtx_ref_clk)生成第一恢复时钟信号(gtx_rx_clk)，以及将第一恢复时钟信号(gtx_rx_clk)发送至第一锁相环模块114和第一位宽转换模块108。

[0103] 第一锁相环模块114用于接收串并转换模块102发送的第一恢复时钟信号(gtx_rx_clk)，并根据第一恢复时钟信号(gtx_rx_clk)生成第一工作时钟信号(rx_pix_clk)，并将第一工作时钟信号(rx_pix_clk)发送至串并转换模块102、第一位宽转换模块108、解析模块103、信号滤波模块110以及第一调整模块110。

[0104] 串并转换模块102还用于接收第一锁相环模块114发送的第一工作时钟信号(rx_pix_clk)，并通过第一恢复时钟信号(gtx_rx_clk)和所述第一工作时钟信号(rx_pix_clk)将各通道的V-by-One信号分别转换为并行数据。

[0105] 第一位宽转换模块108接收串并转换单元102发送的第一恢复时钟信号(gtx_rx_clk)和第一锁相环模块114发送的第一工作时钟信号(rx_pix_clk)，并通过所述第一恢复(gtx_rx_clk)时钟信号进行并行数据的写入以及根据所述第一工作时钟信号(rx_pix_clk)将并行数据的位宽转换为第一预设位宽。

[0106] 解析模块103还用于接收第一锁相环模块114发送的第一工作时钟信号(rx_pix_clk)，并通过所述第一工作时钟信号(rx_pix_clk)将并行数据按照VGA协议规定的模式解析生成VGA信号；

[0107] 信号滤波模块110用于接收第一锁相环模块114发送的第一工作时钟信号(rx_pix_clk)，并通过所述第一工作时钟信号(rx_pix_clk)去除所述VGA信号中的噪声。

[0108] 第一调整模块111用于接收第一锁相环模块114发送的第一工作时钟信号(rx_pix_clk)，并通过所述第一工作时钟信号(rx_pix_clk)将各VGA信号输入采样模块104的输入顺序调整为第一顺序。

[0109] 并串转换模块106还用于接收参考时钟生成模块113发送的参考时钟信号(gtx_ref_clk)并根据参考时钟信号(gtx_ref_clk)生成第二恢复时钟信号(gtx_tx_clk)，以及将第二恢复时钟信号(gtx_tx_clk)发送至第二锁相环模块115和第二位宽转换模块109。

[0110] 第二锁相环模块115用于接收并串转换单元106发送的第二恢复时钟信号(gtx_tx_clk)并根据第二恢复时钟生(gtx_tx_clk)成第二工作时钟信号(tx_pix_clk)和第三工作时钟信号(tx_div_clk)，以及将第二作时钟信号(tx_pix_clk)发送至编码模块105。

[0111] 第二调整模块112还用于接收第二锁相环模块115发送的第二作时钟信号(tx_pix_clk)，并通过第二工作时钟信号将编码模块105接收所述待验证芯片100输出的各通道对应的数据的接收顺序调整为第二顺序。

[0112] 编码模块105还用于接收第二锁相环模块115发送的第二作时钟信号(tx_pix_clk)，并通过第二工作时钟信号将和第三时钟信号对待验证芯片100输出的各通道对应的数据分别按照V-by-One协议规定的模式进行编码。

[0113] 第二位宽转换模块109还用于接收并串转换单元106发送的第二恢复时钟生(gtx_tx_clk)和第二锁相环模块115发送的第二作时钟信号(tx_pix_clk)，并通过所述第二恢复时钟信号进行所述V-by-One协议模式数据的写入并通过所述第二工作时钟周期将所述V-by-One协议模式数据的位宽转换为第二预设位宽。

[0114] 并串转换模块106还用于接收第二锁相环模块115发送的第二作时钟信号(tx_pix_clk)，并通过所述第二恢复时钟信号(gtx_tx_clk)和所述第二工作时钟信号(tx_pix_clk)对所述V-by-One协议模式数据进行并串转换。

[0115] 采样模块还用于接收第一锁相环模块114发送的第一作时钟信号(rx_pix_clk)和第二锁相环模块115发送的第二作时钟信号(tx_pix_clk)，并通过所述第一工作时钟信号(rx_pix_clk)和第二工作时钟信号(tx_pix_clk)对所述VGA信号进行时钟域转换处理。

[0116] 示例性的，外部的时钟信号生成装置可以为高稳晶振或者可以与卫星进行对时的时钟生成装置。参考时钟信号为频率为148.5Mhz的差分时钟信号，第一工作时钟信号(rx_pix_clk)和第二工作时钟信号(tx_pix_clk)均为频率为297Mzh的时钟信号，第三工作时钟信号为频率为74.25Mhz的时钟信号。

[0117] 上述实施例中通过第一锁相环模块114为位于待验证芯片数据输入侧的各模块提供工作时钟，并通过第二锁相环模块115为位于待验证芯片数据输入侧的各模块提供工作时钟，所以上述实施例不但可以适应待验证芯片数据输入侧的各模块与待验证芯片数据输入侧的各模块不在同一个时钟域的情况，而且通过第二两个锁相环模块提供工作时钟信号有有利简化时钟信号传输线路的布线。

[0118] 再进一步的，参照图11所示，本发明实施例提供的视频处理芯片功能验证装置还包括：复位模块116。

[0119] 复位模块116连接串并转换模块102、第一位宽转换模块108、解析模块103、信号滤波模块110、第一调整单元111、采样单元104、待验证芯片100、并串转换单元106、第二位宽转换单元109、编码单元105、第二调整单元112、第一锁相环模块114以及第二锁相环模块115。

[0120] 复位模块116用于接收第一复位信号(gtx_rst)，并根据所述第一复位信号(gtx_rst)生成第二复位信号(gtx_srst)，以及将第二复位信号(gtx_srst)发送至串并转换模块102和并串转换模块106并通过第二复位信号(gtx_srst)复位所述串并转换模块102和并串转换模块106。

[0121] 串并转换模块102还用于接收复位模块116发送的第二复位信号(gtx_srst)，并根据第二复位信号(gtx_srst)生成第三复位信号(gtx_rx_rst_done)，并将第三复位信号(gtx_rx_rst_done)发送至复位模块116。

[0122] 复位模块116还用于接收串并转换模块102发送的第三复位信号(gtx_rx_rst_done)，并根据所述第三复位信号(gtx_rx_rst_done)生成第四复位信号(rxpll_srst)，并通过第四复位信号(rxpll_srst)复位第一锁相环模块114。

[0123] 第一锁相环模块114还用于接收复位模块116发送的第四复位信号(rxpll_srst)，并根据第四复位信号(rxpll_srst)生成第五复位信号(rxpll_locked)，并将第五复位信号(rxpll_locked)发送至复位模块116。

[0124] 复位模块116还用于根据第五复位信号(rxpll_locked)生成第六复位信号(rx_srst)，并通过第六复位信号(rx_srst)复位第一位宽转换模块108、解析模块103、信号滤波模块110以及采样模快104；

[0125] 并串转换模块106还用于接收复位单元116发送的第二复位信号(gtx_srst)，并根据所述第二复位信号(gtx_srst)生成第七复位信号(gtx_tx_rst_done)，并将第七复位信号(gtx_tx_rst_done)发送至复位模块116；

[0126] 复位模块116还用于接收并串转换模块106发送的第七复位信号(gtx_tx_rst_done)，并根据第七复位信号(gtx_tx_rst_done)生成第八复位信号(txpll_srst)，并通过第八复位信号(txpll_srst)复位所述第二锁相环模块115；

[0127] 第二锁相环模块115还用于接收复位模块发送的第八复位信号(txpll_srst)，并根据第八复位信号(txpll_srst)生成第九复位信号(txpll_locked)，并将第九复位信号(txpll_locked)发送至复位模块116。

[0128] 复位模块116还用于根据第九复位信号(txpll_locked)生成第十复位信号(tx_srst)，并通过第十复位信号(tx_srst)复位第二调整模块112、编码模块105、第二位宽转换模块109、采样模块104以及待验证芯片100。

[0129] 具体的，采样单元104通过第六复位信号(rx_srst)和第十复位信号(tx_srst)相与复位，即当第六复位信号(rx_srst)和第十复位信号(tx_srst)均输入采样单元104时，采样单元104复位。

[0130] 由于FPGA内部状态不稳定，上电复位或手动复位一般都需要多次才能够正常工作，而上述实施例提供的视频处理芯片功能验证装置在上电复位或手动复位后所有模块均处于复位状态，串并转换模块102和并串转换模块106首先解复位，然后第一锁相环模块114和第二锁相环模块115解复位，再后其他模块解复位，视频处理芯片功能验证装置开始工作，所以上述实施例提供的视频处理芯片功能验证装置可以保证上电复位或手动复位后自启动。

[0131] 可选的，解析模块103还用于判断串并转换模块102输出数据的时序是否符合VBO标准；并当所述串并转换模块102输出数据的时序不符合VBO标准时对串并转换模块102进行复位。

[0132] 具体的，可以在解析模块103中设置判断标志位lockn，当串并转换模块102输出数据的时序符合VBO协议标准时，lockn为0，而当串并转换模块102输出数据的时序符合VBO协议标准时，lockn为1，从而根据志位的值判断串并转换模块102输出数据的时序是否符合VBO协议标准。

[0133] 进一步的，参照图12所示，采样模块104包括：写入单元rx、读取单元tx以及至少一个存储单元ram(图5中以包括三个存储单元为例进行说明)；

[0134] 写入单元rx用于在VGA信号中的有效显示数据选通信号(DE)为高电平时通过第一工作时钟信号(rx_pix_lck)将VGA信号写入存储单元ram中，并获取VGA信号中的控制信号的时序，其中控制信号包括：行同步信号(VS)、场同步信号(VH)以及有效显示数据选通信号(DE)；

[0135] 读取单元tx用于在VGA信号中的有效显示数据选通信号为低电平时通过第二工作时钟信号读取写入单元rx写入存储单元ram中的VGA信号，并判断控制信号的时序是否符合待验证芯片接收数据的VGA协议，若控制信号的时序不符合待验证芯片接收数据的VGA协议，则根据待验证芯片100接收数据的VGA协议对控制信号的时序进行调整。

[0136] 具体的，当VGA信号的有效显示数据选通信号(DE)为高电平时，利用第一工作时钟信号(rx_pix_lck)将数据写入ram中，当当VGA信号的有效显示数据选通信号(DE)的第一个下降沿来临，第一个存储单元ram数据写入完成，读取模块tx利用第二工作时钟信号(tx_pix_lck)读取第一个存储单元ram中的数据，以此类推完成时钟域的转换。

[0137] 另一方面，由于信号发生模块采用不同的信号发生装置产生的测试信号也可能存在差异，所本发明实施例中进一步使写入单元rx在将数据写入存储单元ram的同时采集VGA信号的控制信号(HS、VS、DE)的时序信息，并将该时序信息发送至读取单元tx，读取单元tx按照写入单元rx采集的VGA信号的控制信号的时序信息重新生成控制信号的时序。上述实施例提供的采样模块104，可以使本发明实施例提供的视频处理芯片功能验证装置具有更好的兼容性。

[0138] 本发明实施例提供一种视频处理芯片功能验证方法，用于驱动上述实施提供的视频处理芯片功能验证装置。具体的，参照图13所示，该方法用于对V-by-One接口的4K2K视频处理芯片的功能进行验证。方法包括如下步骤：

[0139] S131、生成测试信号。其中，测试信号为多通道V-by-One信号。

[0140] S132、将测试信号的各通道的V-by-One信号分别转换为并行数据。

[0141] S133、分别对并行数据按照VGA协议规定的模式进行解析生成VGA信号。

[0142] S134、对VGA信号进行时钟域转换处理，并判断VGA信号是否符合待验证芯片接收数据的VGA协议，若是，则将VGA信号发送至待验证芯片；若否，则对VGA信号进行调整后发送至待验证芯片。

[0143] S135、接收待验证芯片输出的数据，并对待验证芯片输出的各通道对应的数据分别按照V-by-One协议规定的模式进行编码，生成V-by-One协议模式数据。

[0144] S136、对V-by-One协议模式数据进行并串转换生成多通道V-by-One信号；

[0145] S137、对多通道V-by-One信号进行显示。

[0146] 本发明实施例提供的视频处理芯片功能验证方法，首先生成成多通道V-by-One信号，其次将生成的多通道V-by-One信号转换为并行数据，以便对V-by-One信号进行处理，再次解析并行数据生成VGA信号，并对VGA信号进行时钟域转换处理，判断VGA信号是否符合待验证芯片接收数据的VGA协议以及在VGA信号不符合待验证芯片接收数据的VGA协议时，对VGA信号进行调整后将VGA信号发送至待验证芯片中进行处理，然后再对待验证芯片输出的数据进行编码，生成V-by-One协议模式数据，对-BY-One协议模式数据进行并串转换生成多通道V-by-One信号，最后通过多通道V-by-One信号进行显示，所以本发明实施例可以通过显示效果判断对待验证芯片进行验证，即本发明提供了一种可以对V-by-One接口的4K2K视频处理芯片的功能进行验证的方法。

[0147] 可选的，方法还包括：

[0148] 对所述并行数据进行位宽转换；

[0149] 对所述V-by-One协议模式数据进行位宽转换。

[0150] 可选的，方法还包括：

[0151] 去除VGA信号中的噪声。

[0152] 可选的，方法还包括：

[0153] 对各VGA信号的输入顺序进行调整；

[0154] 对所述待验证芯片输出的各通道对应的数据的接收顺序进行调整。

[0155] 可选的，方法还包括：

[0156] 接收外部时钟信号并根据外部时钟信号生成参考时钟信号；

[0157] 根据参考时钟信号生成第一恢复时钟信号；

[0158] 根据第一恢复时钟生成第一工作时钟信号；

[0159] 将各通道的V-by-One信号分别转换为并行数据，包括：通过第一恢复时钟信号和第一工作时钟信号将各通道的V-by-One信号分别转换为并行数据；

[0160] 对并行数据进行位宽转换，包括：通过第一恢复时钟信号进行并行数据的写入以及根据第一工作时钟信号对并行数据进行位宽转换；

[0161] 将并行数据按照VGA协议规定的模式解析生成VGA信号，包括：通过第一工作时钟信号将并行数据按照VGA协议规定的模式解析生成VGA信号；

[0162] 去除VGA信号中的噪声包括：通过第一工作时钟信号去除VGA信号中的噪声；

[0163] 对各VGA信号的输入顺序进行调整，包括：通过第一工作时钟信号对各VGA信号的输入顺序进行调整；

[0164] 参考时钟信号生成第二恢复时钟信号；

[0165] 根据第二恢复时钟生成第二工作时钟信号和第三工作时钟信号；

[0166] 对所述待验证芯片输出的各通道对应的数据的接收顺序进行调整，包括：通过第二工作时钟信号对所述待验证芯片输出的各通道对应的数据的接收顺序进行调整；

[0167] 对待验证芯片输出的各通道对应的数据分别按照V-by-One协议规定的模式进行编码，包括：通过第二工作时钟信号将和第三时钟信号对待验证芯片输出的各通道对应的数据分别按照V-by-One协议规定的模式进行编码；

[0168] 对所述V-by-One协议模式数据进行位宽转换，包括：通过第二恢复时钟信号进行V-by-One协议模式数据的写入并通过第二工作时钟周期将对所述V-by-One协议模式数据进行位宽转换；

[0169] 对V-by-One协议模式数据进行并串转换，包括：通过第二恢复时钟信号和第二工作时钟信号对V-by-One协议模式数据进行并串转换；

[0170] 对VGA信号进行时钟域转换处理，包括：采样模块通过第一工作时钟信号和第二工作时钟信号对VGA信号进行时钟域转换处理。

[0171] 可选的，方法还包括：

[0172] 接收第一复位信号，并根据第一复位信号生成第二复位信号，以及通过第二复位信号复位串并转换模块和并串转换模块；

[0173] 根据第二复位信号生成第三复位信号；

[0174] 根据第三复位信号生成第四复位信号，并通过第四复位信号复位第一锁相环模块；

[0175] 根据第四复位信号生成第五复位信号；

[0176] 根据第五复位信号生成第六复位信号，并通过第六复位信号复位第一位宽转换模块、解析模块、信号滤波模块以及采样模快；

[0177] 根据第二复位信号生成第七复位信号；

[0178] 根据第七复位信号生成第八复位信号，并通过第八复位信号复位第二锁相环模块；

[0179] 根据第八复位信号生成第九复位信号；

[0180] 根据第九复位信号生成第十复位信号，并通过第十复位信号复位第二调整模块、编码模块、第二位宽转换模块以及采样模块。

[0181] 可选的，方法还包括：

[0182] 判断串并转换模块输出数据的时序是否符合VBO协议标准；并当串并转换模块输出数据的时序不符合VBO协议标准时对串并转换模块进行复位。

[0183] 可选的，对VGA信号进行时钟域转换处理，并判断VGA信号是否符合待验证芯片接收数据的VGA协议，若是，则将VGA信号发送至待验证芯片；若否，则对VGA信号进行调整后发送至待验证芯片，包括：

[0184] 在VGA信号中的有效显示数据选通信号为高电平时通过第一工作时钟信号将VGA信号写入存储单元中，并获取VGA信号中的控制信号的时序，其中控制信号包括：行同步信号、场同步信号以及有效显示数据选通信号；

[0185] 在VGA信号中的有效显示数据选通信号为低电平时通过第二工作时钟信号读取写入单元写入存储单元中的VGA信号，并判断控制信号的时序是否符合待验证芯片接收数据的VGA协议，若控制信号的时序不符合待验证芯片接收数据的VGA协议，则根据待验证芯片接收数据的VGA协议对控制信号的时序进行调整。

[0186] 以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以权利要求的保护范围为准。