用于存储器读取的接收机架构和用于传输数据的方法

摘要

本文中描述了用于存储器读取的接收机架构。在一个实施例中，存储器接口包括多个发射机(112(n))，其中该多个发射机中的每一个都被配置成在多个I/O通道(107(n))中各自相应的一者上向存储器设备传送数据。该存储器接口还包括多个接收机(115(n))，其中该多个接收机中的每一者被耦合到该多个发射机中的各自相应的一者，并且被配置成在该多个I/O通道的各自相应的一者上从该存储器设备接收数据。该多个接收机被一起编群到位于远离该多个发射机之处的接收机子系统(310)中。

权利要求

1.一种存储器接口，包括：

多个发射机，其中所述多个发射机中的每一者被配置成在多个I/O通道中各自相应的一者上向存储器设备传送数据；

多个接收机，其中所述多个接收机中的每一者被耦合到所述多个发射机中的各自相应的一者，并且被配置成在所述多个I/O通道中各自相应的一者上从所述存储器设备接收数据；以及多个触发器，位于紧邻于所述多个接收机之处，其中所述触发器中的每一者被配置成从所述多个接收机中的各自相应一者的输出来捕捉数据；

其中，所述多个接收机和所述多个触发器被一起编群到位于远离所述多个发射机之处的接收机子系统中，所述多个发射机跨越第一距离，所述接收机子系统跨越第二距离，并且所述第一距离比所述第二距离至少长五倍。

2.如权利要求1所述的存储器接口，其特征在于，所述多个接收机包括至少八个接收机，并且所述多个接收机跨越200μm或更少的距离。

3.如权利要求2所述的存储器接口，其特征在于，所述多个发射机包括至少八个发射机，并且所述多个发射机跨越至少1mm的距离。

4.如权利要求1所述的存储器接口，其特征在于，进一步包括多个低阻抗路径，其中所述低阻抗路径中的每一者被配置成将所述多个接收机中的一者耦合到所述多个I/O通道中的各自相应的一者。

5.如权利要求4所述的存储器接口，其特征在于，每个所述低阻抗路径被配置成由所述存储器设备的多个发射机中的各自相应的一个发射机驱动，并且所述存储器接口和所述存储器设备位于不同芯片上。

6.如权利要求5所述的存储器接口，其特征在于，所述发射机中的每一者具有100欧姆或更少的阻抗。

7.如权利要求5所述的存储器接口，其中所述存储器接口的所述多个发射机中的每一者被配置成驱动所述存储器设备的多个接收机的各自相应的一者。

8.如权利要求4所述的存储器接口，其特征在于，使用芯片的重分布层(RDL)来实现每个所述低阻抗路径。

9.如权利要求1所述的存储器接口，进一步包括：

选通接收机，其配置成从所述存储器设备接收数据选通信号；以及延迟设备，其配置成延迟所接收到的所述数据选通信号；

其中所述多个触发器中的每一者被配置成使用经延迟的所述数据选通信号来从所述多个接收机中的各自相应的一者的输出来捕捉数据。

10.如权利要求1所述的存储器接口，其特征在于，进一步包括：选通接收机，其配置成从所述存储器设备接收数据选通信号；以及延迟设备，其配置成延迟所接收到的所述数据选通信号；

其中，所述多个触发器中的每一者被配置成使用经延迟的所述数据选通信号来从所述多个接收机中的各自相应的一者的输出来捕捉数据，并且所述多个发射机中的每一者被配置成用数据来驱动所述多个I/O通道中的各自相应的一者。

11.一种用于转移数据的方法，包括：

使用多个发射机在多个I/O通道上向存储器设备传送数据；

使用多个接收机在所述多个I/O通道上从所述存储器设备接收数据，其中所述多个I/O通道中的每一个被耦合到所述多个发射机中的各自相应的一者和所述多个接收机中的各自相应的一者；以及使用位于紧邻于所述多个接收机之处的多个触发器来从所述多个接收机的输出来捕捉数据；

其中所述多个接收机和所述多个触发器都被一起编群到位于远离所述多个发射机之处的接收机子系统中，所述多个发射机跨越第一距离，所述接收机子系统跨越第二距离，并且所述第一距离比所述第二距离至少长五倍。

12.如权利要求11所述的方法，其特征在于，在所述多个I/O通道上从所述存储器设备接收所述数据包括在耦合在多个I/O触点和所述多个接收机之间的多个低阻抗路径上接收所述数据，其中所述多个I/O触点被耦合到所述多个I/O通道，以及所述多个I/O触点和所述多个接收机位于相同芯片上。

13.如权利要求12所述的方法，其特征在于，每个所述低阻抗路径由所述存储器设备的多个发射机中的各自相应的一者驱动。

14.如权利要求12所述的方法，其特征在于，每个所述低阻抗路径使用所述芯片的重分布层(RDL)来实现。

15.如权利要求11所述的方法，其特征在于，进一步包括：在使用位于紧邻于所述多个接收机之处的多个触发器来从所述多个接收机的输出来捕捉数据之前从所述存储器设备接收数据选通信号；以及延迟接收到的所述数据选通信号；

其中使用位于紧邻于所述多个接收机之处的多个触发器来从所述多个接收机的输出来捕捉数据包括使用所述多个触发器和经延迟的数据选通信号从所述多个接收机的输出捕捉数据。

说明书

用于存储器读取的接收机架构和用于传输数据的方法

[0001] 背景

[0002] 领域

[0003] 本公开的各方面一般涉及存储器，更具体地涉及用于存储器读取的接收机架构。

背景技术

[0004] 芯片可以包括用于将该芯片上的诸电路(例如，存储器控制器)与外部存储器设备(诸如动态随机存取存储器(DRAM))对接的存储器接口。为了从存储器设备读取数据，存储器接口在多个I/O通道上从存储器设备并行接收多个数据信号。存储器接口还可以接收来自存储器设备的数据选通信号，并且使用所接收到的该数据选通信号来对从接收到的数据信号捕捉数据比特进行定时。与高速DRAM(例如，双倍数据率(DDR)同步DRAM(SDRAM))对接可以是极具挑战性的，因为高速意味着存储器接口需要满足的严苛的定时约束以正确地从DRAM读取数据。

[0005] 概述

[0006] 以下给出对一个或多个实施例的简化概述以提供对此类实施例的基本理解。此概述不是所有构想到的实施例的详尽综览，并且既非旨在标识所有实施例的关键性或决定性要素亦非试图界定任何或所有实施例的范围。其唯一的目的是要以简化形式给出一个或更多个实施例的一些概念以作为稍后给出的更加具体的说明之序。

[0007] 根据一方面，本文中描述了一种存储器接口。存储器接口包括多个发射机，其中该多个发射机中的每一个都被配置成在多个I/O通道中各自相应的一者上向存储器设备传送数据。该存储器接口还包括多个接收机，其中该多个接收机中的每一者被耦合到该多个发射机中的各自相应的一者，并且被配置成在该多个I/O信道的各自相应的一者上从该存储器设备接收数据。该多个接收机被一起编群到位于远离该多个发射机之处的接收机子系统中。

[0008] 第二方面涉及一种用于转移数据的方法。该方法包括使用多个发射机在多个I/O通道上向存储器设备传送数据，以及使用多个接收机在该多个I/O通道上从该存储器设备接收数据。该多个I/O通道中的每一者被耦合到该多个发射机中的各自相应的一者和该多个接收机中的各自相应的一者，并且该多个接收机被一起编群到位于远离该多个发射机之处的接收机子系统中。

[0009] 第三方面涉及一种用于转移数据的设备。该设备包括用于在多个I/O通道上向存储器设备传送数据的装置，以及用于在该多个I/O通道上从该存储器设备接收数据的装置。该用于接收的装置位于远离该用于传送的装置之处。

[0010] 为能达成前述及相关目的，这一个或多个实施例包括在下文中充分描述并在权利要求中特别指出的特征。以下说明和所附插图详细阐述了这一个或更多个实施例的某些解说性方面。但是，这些方面仅仅是指示了可采用各个实施例的原理的各种方式中的若干种，并且所描述的实施例旨在涵盖所有此类方面及其等效方案。

[0011] 附图简述

[0012] 图1示出了用于与外部存储器设备对接的存储器接口的示例。

[0013] 图2是解说数据信号与数据选通之间的定时的示例的时序图。

[0014] 图3示出了根据本公开的实施例的用于与外部存储器设备对接的存储器接口。

[0015] 图4示出了根据本公开的实施例的用于提供I/O触点和接收机之间的低阻抗路径的重分布层。

[0016] 图5示出了根据本公开的实施例的与外部存储器设备处于通信中的图3中的存储器接口。

[0017] 图6是根据本公开的实施例的用于转移数据的方法的流程图。

[0018] 详细描述

[0019] 以下结合附图阐述的详细描述旨在作为各种配置的描述，而无意表示可实践本文中所描述的概念的仅有的配置。本详细描述包括具体细节以便提供对各种概念的透彻理解。然而，对于本领域技术人员将显而易见的是，没有这些具体细节也可实践这些概念。在一些实例中，以框图形式示出众所周知的结构和组件以避免湮没此类概念。

[0020] 图1示出了用于使芯片与外部DRAM(图1中未示出)对接的存储器接口105的示例。存储器接口105包括多个收发机110(1)-110(n)、多个数据延迟路径120(1)-120(n)、多个数据捕捉设备130(1)-130(n)(例如，触发器)、数据选通接收机117、数据选通发射机119、延迟设备135、和时钟树140。

[0021] 存储器接口105被配置成在多个双向I/O通道107(1)-107(n)上向DRAM传送数据和从DRAM接收数据。每个双向I/O通道107(1)-107(n)可包括板上导电迹线、导线、传输线或其任何组合。每个接收机110(1)-110(n)被耦合到I/O通道107(1)-107(n)中的一者。这允许存储器接口105一次并行传送多个数据比特(例如，数据字节)或并行接收多个数据比特(例如，数据字节)，其中每个数据比特在I/O通道107(1)-107(n)中的一者上传输。

[0022] 每个接收机110(1)-110(n)包括耦合到各自相应的I/O通道107(1)-107(n)的发射机112(1)-112(n)和接收机115(1)-115(n)。每个发射机112(1)-112(n)被配置成接收要被传送到DRAM的数据信号(数据比特序列)，并且用该数据信号驱动各自相应的I/O通道107(1)-107(n)。例如，发射机112(1)-112(n)可以在写操作期间被使用以向DRAM发送写数据。

[0023] 每个接收机115(1)-115(n)被配置成经由各自相应的I/O通道107(1)-107(n)来从DRAM接收数据信号。例如，接收机115(1)-115(n)可以在读操作期间被用以接收从DRAM读取的数据。

[0024] 当接收机115(1)-115(n)从DRAM接收数据信号时，接收机115(1)-115(n)将接收到的数据信号的电压与参考电压Vref作比较，并且基于该比较向数据捕捉设备130(1)-130(n)(例如，触发器)中的各自相应的一者输出信号。例如，Vref可以大约在数据信号的电压摆幅的中间，并且接收机115(1)-115(n)可以在数据信号的电压在Vref之上时输出逻辑一，以及在数据信号的电压在Vref之下时输出逻辑零。

[0025] 在数据写期间，选通发射机119被配置成经由I/O通道118(1)和118(2)向DRAM传送差分选通信号(DQS和DQS_B)。所传送的选通信号的边沿居中于所传送的数据信号的转变之间。选通信号被用来对DRAM处的数据捕捉进行定时。

[0026] 在数据读取期间，选通接收机117被配置成经由I/O通道118(1)和118(2)从DRAM接收差分选通信号(DQS和DQS_B)，以及向延迟设备135输出单端数据选通信号。如以下所进一步讨论的，数据选通信号是用来在数据捕捉设备130(1)-130(n)处捕捉数据的周期性信号。延迟设备135被配置成延迟数据选通信号达四分之一周期(T/4)。这么做的原因是DRAM输出差分数据选通信号，其中该选通信号的边沿与数据信号的转变大致对齐。延迟该数据选通信号达四分之一周期将数据选通信号的边沿与接收到的数据信号的数据眼(有效数据窗)的中央大致对齐。

[0027] 图2示出了数据信号(记为DQ)与数据选通信号(记为DQS)之间的定时关系的简化示例。在该示例中，接收到的数据选通信号DQS的上升沿220和下降沿222与数据信号DQ的转变210大致对齐。在被延迟四分之一周期(T/4)之后，数据选通信号DQS的上升沿220和下降沿222大致居中于数据信号DQ的转变之间，如图2中所示。各自相应的数据捕捉设备130(1)-130(n)(例如，触发器)可以随后在经延迟数据选通信号DQS的上升沿220和下降沿222二者上从数据信号DQ捕捉数据。将上升沿220和下降沿222居中于数据信号DQ的转变之间帮助确保数据捕捉设备130(1)-130(n)的建立时间和保持时间要求得到满足。

[0028] 图2中的简化的示例假定数据选通信号与数据信号之间没有偏斜。在实践中，如以下所进一步讨论的，I/O通道107(1)-107(n)、118(1)和118(2)、数据延迟路径120(1)-120(n)、以及时钟树140引入了偏斜，这些偏斜使得数据选通信号与数据信号之间的定时关系偏离于图2中所示的理想情形。

[0029] 时钟树140将数据选通信号从延迟设备135分布到每个数据捕捉设备130(1)-130(n)。每个数据捕捉设备130(1)-130(n)经由各自相应的数据延迟路径120(1)-120(n)从各自相应的接收机115(1)-115(n)接收各自相应的数据信号，并且在接收自时钟树140的数据选通信号的上升沿和下降沿上捕捉来自数据信号的数据。每个数据捕捉设备130(1)-130(n)向缓冲器单元150输出各自相应的捕捉到的数据以供进一步处理(例如，由存储器控制器)。

[0030] 对于高数据率(例如，1GHz)，数据信号的数据眼(有效数据窗)变得非常小，这对数据信号和数据选通信号施加了更严苛的定时约束。作为结果，降低了数据捕捉设备130(1)-130(n)处能够容忍以可靠地捕捉数据(例如，读取数据)的偏斜量。

[0031] 在图1中所示的存储器接口105中，接收机115(1)-115(n)展布在相对宽的距离(例如，1mm到2mm)上。这是因为每个接收机115(1)-115(n)被置于各自相应的发射机112(1)-112(n)隔壁，发射机112(1)-112(n)通常比接收机115(1)-115(n)大得多。结果，接收机115(1)-115(n)由发射机112(1)-112(n)来彼此分隔开。此外，每个接收机-发射机对可在芯片上被置于各自相应的I/O触点(未示出)隔壁，其中不同I/O通道的I/O触点(例如，接触引脚或焊盘)展布在宽距离(例如，1mm到2mm)上。

[0032] 因为接收机115(1)-115(n)展布在宽距离上，所以时钟树140不得不将数据选通信号在大面积上路由到数据捕捉设备130(1)-130(n)。结果，时钟树140中的诸时钟路径的长度相对较长。这使得难以将时钟树140中的诸延迟与数据延迟路径120(1)-120(n)中的诸延迟匹配以维持数据信号和数据选通信号之间正确的定时关系。在实践中，时钟树140和数据延迟路径120(1)-120(n)之间的延迟失配(例如，由于迹线失配)可以通过将一个或多个缓冲器(未示出)置于时钟树140和/或数据延迟路径120(1)-120(n)中来得以降低。然而，该办法涉及大量的设计工作。例如，缓冲器的延迟对于工艺、电压和温度变动敏感，这使得难以使用缓冲器来达成延迟匹配。此外，缓冲器的使用引入了噪声且增加了功耗。另一缺点在于接收机115(1)-115(n)和发射机112(1)-112(n)之间紧邻允许来自发射机112(1)-112(n)的噪声被耦合入接收机115(1)-115(n)中。

[0033] 本公开的实施例提供了新颖的接收机架构，其中用于从外部DRAM接收数据的诸接收机被一起编群到位于远离用于向外部DRAM传送数据的诸发射机之处的接收机子系统中。因为接收机被编群在一起，所以这些接收机的跨度可以相比于图1中的接收机架构被显著地减小。此外，数据捕捉设备(例如，触发器)被编群在一起并且被放置成紧邻这些接收机。
结果，从诸接收机到诸数据捕捉设备130(1)-130(n)的诸数据路径的大小和时钟树的大小相比于图1中的接收机架构被显著减小。这使得要将诸数据路径中的延迟与时钟树相匹配变得容易得多，并且因此使满足用于高速读操作的严苛定时约束变得容易得多。

[0034] 图3示出了根据本公开的实施例的存储器接口305的框图。在该实施例中，接收机115(1)-115(n)和117被一起编群到接收机子系统310中，该接收机子系统310位于远离发射机112(1)-112(n)和119之处。结果，接收机115(1)-115(n)和117能够一起紧密间隔而没有居间发射机，如图3中所示。例如，接收机115(1)-115(n)和117可以跨越距离D2，D2比发射机
112(1)-112(n)和119所跨越的距离D1短得多。例如，发射机112(1)-112(n)和119可以跨越距离1mm到2mm的距离D1，而接收机115(1)-115(n)和117可以跨越200μm或更小的短得多的距离D2。将会领会，为了便于解说，图3并未按比例绘制。

[0035] 此外，数据捕捉设备130(1)-130(n)被编群在一起并且被放置成紧邻接收机子系统310中的接收机115(1)-115(n)和117。结果，从接收机115(1)-115(n)到各自相应的数据捕捉设备130(1)-130(n)的数据路径的长度相比于图1中所示的接收机架构要短得多。同样，时钟树340的大小相比于图1中的接收机架构要小得多。这使得要将诸数据路径中的延迟和时钟树匹配变得容易得多，并且因此使得满足用于高速读操作的严苛定时约束变得容易得多。例如，延迟匹配可以使用较小的缓冲器和简单的时钟缓冲器来达成，这降低了功耗。虽然未在图3中示出，但将会领会，时钟树340可以具有用于将经延迟的选通信号分布到诸数据捕捉设备的多级分支。

[0036] 进一步，因为数据捕捉设备130(1)-130(n)被编群在一起，所以数据捕捉设备130(1)-130(n)的输出一起紧密相隔。这允许数据捕捉设备130(1)-130(n)和缓冲器单元150之间的路由相比于图1中的接收机架构显著地降低，在图1的接收机架构中，诸数据捕捉设备的输出是被展布开的。

[0037] 将接收机115(1)-115(n)和117定位成远离发射机112(1)-112(n)和119提供了发射机112(1)-112(n)和119与接收机115(1)-115(n)和117之间更好的隔离，藉此降低了发射机112(1)-112(n)和119(其可能有噪)与接收机115(1)-115(n)和117之间的噪声耦合。例如，接收机115(1)-115(n)和117可以位于远离芯片的焊盘环之处。

[0038] 存储器接口305可包括将每个接收机115(1)-115(n)耦合到各自相应的I/O通道107(1)-107(n)的多个低阻抗路径320(1)-320(n)，以及将数据选通接收机117耦合到I/O通道118(1)和118(2)的低阻抗路径322(1)和322(2)。在图3中，为了便于解说，低阻抗路径322(1)与322(2)和选通接收机117之间的连接未被显式示出。

[0039] 低阻抗路径320(1)-320(n)、322(1)和322(2)将数据信号从I/O触点(例如，接触引脚或焊盘)(其可以位于芯片的外围)路由到接收机115(1)-115(n)和117(其可以远离芯片的外围)。在一个实施例中，低阻抗路径320(1)-320(n)、322(1)和322(2)中的绝大多数可以在发射机之间路由，如图3中所示。

[0040] 在一个实施例中，可以使用重分布层(RDL)来实现每个低阻抗路径320(1)-320(n)、322(1)和322(2)。RDL通常被使用在芯片上来提供位于芯片的外围的I/O触点(例如，接触引脚或焊盘)与远离芯片的外围的I/O触点(例如，焊料凸块触点)之间的信号路由。在该实施例中，RDL被用来提供I/O触点(例如，接触引脚或焊盘)与接收机115(1)-115(n)和117之间的信号路由。

[0041] 图4示出了可以被用来实现低阻抗路径320(1)-320(n)、322(1)和322(2)中的任何一者的RDL 420的示例。RDL 420可以具有相对大的宽度(例如，在数微米到数十微米的量级上)，并且可包括铜、铝、钛、其他导电材料、或其任何组合。RDL 420可以被沉积在芯片(管芯)上的第一钝化层430上，并且第二钝化层440可以被沉积在RDL 420之上。每一钝化层可包括氮化物、氧化物、聚酰亚胺、其他介电材料、或者其任何组合。

[0042] RDL 420包括通过第一钝化层430中的开口电连接到第一通孔415的第一部分410。RDL 420的第一部分410可以被直接连接到第一通孔415，或者藉由一个或多个居间金属层连接到第一通孔415。第一通孔415将RDL 410的第一部分连接到芯片的第一金属互连412。
该第一金属互连412可以被连接到发射机112(1)-112(n)和119(未在图4中示出)中的一者。
第一金属互连412可以通过对应于芯片的不同层的一个或多个其他居间金属互连(未示出)连接到发射机。

[0043] RDL 420还包括通过第一钝化层430中的另一开口电连接到第二通孔425的第二部分422。RDL 420的第二部分422可以被直接连接到第二通孔425，或者藉由一个或多个居间金属层连接到第二通孔425。第二通孔425将RDL 420的第二部分422连接到芯片的第二金属互连427。该第二金属互连427可以被连接到接收机115(1)-155(n)和117(未在图4中示出)中的一者。第二金属互连427可以通过对应于芯片的不同层的一个或多个其他居间金属互连(未示出)连接到接收机。该第一和第二金属互连412和427可以形成自芯片的同一金属层或不同金属层。

[0044] 在图4中所示的示例中，第二钝化层440具有暴露RDL 420的第一部分410的开口。这允许将导线450或其他类型的导体(例如，凸块)接合到RDL 420的第一部分410，以供将RDL 420连接到外部DRAM。导线450和其他类型的导体可以被直接接合到RDL 420的第一部分410，或者通过一个或多个居间金属层结合到RDL 420的第一部分410。RDL 420的第一部分410可以位于芯片的外围。

[0045] 由此，RDL 420的第一部分被耦合到发射机112(1)-112(n)和119中的一者，并且RDL 420的第二部分422被耦合到接收机115(1)-115(n)和117中的一者。发射机和接收机对应于相同I/O通道，其中RDL的第一部分410形成用于将发射机和接收机耦合到DRAM的I/O触点。RDL 420的第一部分410和第二部分422之间的RDL(420)部分455形成了I/O触点和接收机之间的低阻抗路径。

[0046] 图4示出了RDL 420的侧视图。将会领会，从俯视图来看，形成低阻抗路径的RDL(420)部分455可以被图案化为不同形状以定义I/O触点和接收机之间的不同路径。RDL 420可以被沉积在芯片的诸金属互连层之上，并且因此在芯片的这些金属互连层上被路由，这提供了路由RDL 420方面的更大的灵活性。RDL 420可以具有400μm或更大的长度以供在I/O触点与接收机之间路由信号。

[0047] 将会领会，第二钝化440中的开口并不限于图4中所示的位置，并且可以被沿着RDL 420移动到不同位置以暴露RDL 420的不同部分。由此，RDL 420的暴露部分，以及由此RDL 
420的形成I/O触点的那部分可以不同于图4中所示的示例。

[0048] 图5示出了根据本公开实施例的耦合到外部DRAM 505的存储器接口305的示例。存储器接口305和DRAM 505在多个双向I/O通道507(1)-507(n)、514(1)和514(2)上通信。每个I/O通道可包括板上导电迹线、导线、传输线、或其任何组合。每个发射机112(1)-112(n)和接收机115(1)-115(n)对经由各自相应的I/O触点(例如，接触引脚或焊盘)520(1)-520(n)(其可以位于芯片的外围)被耦合到各自相应的I/O通道。选通发射机119和选通接收机117可以经由各自相应的I/O触点522(1)和522(2)耦合到I/O通道514(1)和514(2)。

[0049] DRAM 505包括针对每个I/O通道507(1)-507(n)的发射机512(1)-512(n)和接收机515(1)-515(n)。每个发射机512(1)-512(n)和接收机515(1)-515(n)对被经由各自相应的I/O触点(例如，接触引脚或焊盘)525(1)-525(n)(其可以位于DRAM芯片的外围)耦合到各自相应的I/O通道507(1)-507(n)。每个I/O通道507(1)-507(n)的发射机512(1)-512(n)和接收机515(1)-515(n)对允许DRAM在各自相应的I/O通道上向存储器接口305传送数据以及从存储器接口305接收数据。

[0050] DRAM 505还包括用于向存储器接口305传送差分数据选通信号(DQS和DQS_B)的数据选通发射机519和用于从存储器接口305接收差分数据信号(DQS和DQS_B)的数据选通接收机517。选通发射机519和选通接收机517经由I/O触点527(1)和527(2)耦合到I/O通道514(1)和514(2)。当DRAM 505的发射机512(1)-512(n)在I/O信道507(1)-507(n)上向存储器接口305传送数据信号(例如，读数据)时，选通发射机519传送差分数据选通信号(DQS和DQS_B)，其中该选通信号的边沿与数据信号的转变对齐。当接收机515(1)-515(n)从存储器接口305接收数据信号(例如，写数据)时，选通接收机517从存储器接口305接收差分数据选通信号(DQS和DQS_B)。

[0051] 由此，I/O信道507(1)-507(n)、514(1)和514(2)可被用于存储器接口305与DRAM 505之间的双向通信。在写操作期间，存储器接口305的发射机112(1)-112(n)用数据信号(例如，写数据)来驱动I/O通道507(1)-507(n)。DRAM 505的接收机515(1)-515(n)从I/O通道507(1)-507(n)接收数据信号，并且向DRAM 505中的数据捕捉设备(未示出)输出接收到的数据信号。选通发射机119传送差分选通信号，其中数据选通信号的边沿居中于数据信号的转变之间。DRAM 505的选通接收机517从I/O通道514(1)和514(2)接收选通信号，并且向DRAM 505的数据捕捉设备(例如，触发器)输入接收到的选通信号以从接收自存储器接口
305的数据信号来捕捉数据。

[0052] 在读操作期间，DRAM 505的发射机515(1)-515(n)用数据信号(例如，读数据)来驱动I/O通道507(1)-507(n)。存储器接口305的接收机115(1)-115(n)经由低阻抗路径320(1)and 320(n)从I/O通道507(1)-507(n)接收数据信号，并且向数据捕捉设备130(1)-130(n)(例如，触发器)输出接收到的数据信号。DRAM 505的选通发射机519传送差分数据选通信号(DQS和DQS_B)，其中该选通信号的边沿与数据信号的转变对齐。存储器接口305的选通接收机117经由低阻抗路径322(1)和322(2)从I/O通道514(1)和514(2)接收选通信号。延迟元件135延迟接收到的选通信号达四分之一周期(T/4)，并且向数据捕捉设备130(1)-130(n)输出经延迟的选通信号，这些数据捕捉设备在经延迟的选通信号的上升沿和下降沿捕捉接收到的数据信号。

[0053] 由此，在读操作期间，存储器接口305的低阻抗路径320(1)-320(n)由外部DRAM 505的发射机512(1)-512(n)来驱动。相反，图1中的数据延迟路径120(1)-120(n)由存储器接口305的接收机115(1)-115(n)来驱动。DRAM 505的发射机512(1)-512(n)可以比接收机
115(1)-115(n)具有低得多的输出阻抗和高得多的驱动强度。例如，每个发射机512(1)-512(n)可以具有小于100Ω(例如30到50Ω)的输出阻抗，而每个接收机115(1)-115(n)可以具有数千欧姆的高输出阻抗。

[0054] 结果，在低阻抗路径320(1)-320(n)上的信号传播比数据延迟路径120(1)-120(n)上的信号传播快。相比于图1中的延迟路径120(1)-120(n)，较快的信号传播结果导致对于低阻抗路径320(1)-320(n)之间的给定量的迹线失配有小得多的偏斜。由此，低阻抗路径320(1)-320(n)的任何长度上的失配所引起的在收到数据信号之间的偏斜相比于数据延迟路径120(1)-120(n)的偏斜而言小得多。

[0055] 同样，存储器接口305的低阻抗路径320(1)-320(2)由外部DRAM 505的选通发射机519驱动。相反，图1中的时钟树140由存储器接口305的选通接收机117驱动。DRAM 505的发射机519可具有比存储器接口305的接收机117低得多的输出阻抗和高得多的驱动强度。例如，选通发射机519可以具有小于100Ω(例如30到50Ω)的输出阻抗，而选通接收机117可以具有数千欧姆的高输出阻抗。

[0056] 结果，在低阻抗路径322(1)和322(2)上的信号传播比时钟树140上的信号传播快。较快的信号传播结果导致对于低阻抗路径320(2)-320(n)、322(1)和322(2)之间的给定量的迹线失配有小得多的偏斜。由此，低阻抗路径32(1)-320(n)、322(1)和322(2)的任何长度上的失配所引起的偏斜比在收到数据信号和数据选通信号之间的偏斜小得多。

[0057] 因为每个低阻抗路径320(1)-320(n)的电阻小，所以贯穿每个低阻抗路径320(1)-320(n)的延迟小。对于每个发射机512(1)-512(n)，从发射机512(1)-512(n)直到各自相应接收机115(1)-115(n)整个路径的延迟与电阻-电容(RC)乘积成比例。对于每条路径，R包括各自相对的发射机512(1)-512(n)的阻抗、各自相应的通道507(1)-507(n)(例如，印刷电路板(PCB)迹线)的电阻、以及各自相应的低阻抗线路320(1)-320(n)的电阻，并且C包括各自相应的通道507(1)-507(n)(例如，PCB迹线)的电容、各自相应的低阻抗路径320(1)-320(n)的电容、和各自相应的接收机115(1)-115(n)的电容。在实际系统中，每条路径的R由各自相应的发射机512(1)-512(n)的阻抗所支配，并且每条路径的C由各自相应的通道507(1)-507(n)(例如，PCB迹线)的电容所支配。由此，低阻抗路径320(1)-320(n)的电阻和电容上的失配并不显著影响系统定时，并且，结果，根据本公开实施例的接收机架构相比于图1中的接收机架构显著地降低了线路长度匹配的要求。

[0058] 将会领会，本公开的实施例并不限于上述示例中给出的数值范围。例如，发射机112(1)-112(n)和119的跨度并不限于1mm到2mm的范围，并且接收机115(1)-115(n)和117的跨度并不限于200μm或更小的跨度。将会领会，这些范围可以随着制造技术的进步而被按比例减小，并且发射机112(1)-112(n)和119的跨度以及接收机115(1)-115(n)和117的跨度可以相同速率或不同速率按比例减小。例如，若晶体管的的尺寸以比I/O触点(例如，接触引脚和焊盘)的尺寸快的速率按比例减小，那么接收机115(1)-115(n)和117的跨度可以相比于发射机112(1)-112(n)和119的跨度进一步减小。一般而言，在本公开的一个实施例中，发射机112(1)-112(n)和119的跨度比接收机115(1)-115(n)和117的跨度至少长五倍。

[0059] 图6是根据本公开的实施例的用于转移数据的方法600的流程图。方法600可以由存储器接口305执行以供在存储器接口305和DRAM 505之间转移数据。

[0060] 在步骤610，使用多个发射机在多个I/O通道上向存储器设备传送数据。例如，数据(例如，写数据)可以在多个I/O通道(例如，I/O通道507(1)-507(n))上从多个发射机(例如，发射机112(1)-112(n))传送到存储器设备(例如，DRAM 505)。

[0061] 在步骤620，使用多个接收机在该多个I/O通道上从存储器设备接收数据，其中这多个I/O通道中的每一个被耦合到该多个发射机中的各自相应的一者和该多个接收机中的各自相应的一者，并且这多个接收机被一起编群到位于远离多个发射机之处的接收机子系统中。例如，数据(例如，读数据)可以由多个接收机(例如，接收机115(1)-115(n))从存储器设备(例如，DRAM 505)接收。接收机(例如接收机115(1)-115(n))的输入可以由存储器设备(例如，DRAM 505)的发射机(例如512(1)-512(n))用携带数据的数据信号来驱动。

[0062] 提供对本公开的先前描述是为使得本领域任何技术人员皆能够制作或使用本公开。对本公开的各种修改对本领域技术人员来说都将是显而易见的，且本文中所定义的普适原理可被应用到其他变型而不会脱离本公开的精神或范围。例如，尽管以上使用DRAM的示例来讨论本公开的诸实施例，但是应当领会，本公开的诸实施例不限于此示例，并且可以与其他类型的存储器设备联用。由此，本公开并非旨在被限定于本文中所描述的示例，而是应被授予与本文中所公开的原理和新颖特征相一致的最广范围。