本申请涉及使用重叠掩膜减少栅极高度变化的方法。该方法包括形成至少一鳍片在半导体衬底中。形成占位栅极结构在上述的鳍片上。该占位栅极结构包括占位材料以及界定在该占位材料的上表面上的帽结构。该帽结构包括设置在该占位材料之上的第一帽层以及设置在该第一帽层之上的第二帽层。实施氧化制程在该第二帽层的至少一部分上以形成氧化区域在该第二帽层的剩余部分之上。移除该氧化区域的一部分以曝露该剩余部分。移除该第二帽层的该剩余部分。移除该第一帽层以曝露该占位材料。以导电材料置换该占位材料。
1.一种形成半导体装置的方法，所述方法包括：形成占位栅极结构在一衬底之上，所述占位栅极结构包括占位材料以及界定在所述占位材料的上表面上的帽结构，所述帽结构包括设置在所述占位材料之上的第一帽层以及设置在所述第一帽层之上的第二帽层；
实施氧化制程在所述第二帽层的至少一部分上以形成氧化区域在所述第二帽层中；
移除所述第二帽层的所述氧化区域的至少一部分以曝露所述第二帽层的剩余部分；
移除所述第一帽层以曝露所述占位材料；以及以置换栅极结构置换所述占位材料。
2.如权利要求1所述的方法，还包括形成第一层间介电层覆盖在所述占位栅极结构的第一部分，以及在实施所述氧化制程之前曝露所述占位栅极结构的第二部分，所述占位栅极结构的所述第二部分包括所述帽结构。
在移除所述氧化区域的所述部分之后，形成第二层间介电层在所述第一层间介电层之上与所述帽结构之上；以及平坦化所述第二层间介电层以曝露所述第二帽层的所述剩余部分。
4.如权利要求3所述的方法，还包括在移除所述第二帽层的所述剩余部分之后，平坦化所述第二层间介电层以曝露所述占位材料。
5.如权利要求2所述的方法，其特征在于，所述占位栅极结构还包括设置在所述占位材料的侧壁上的侧壁间隔件，其中，在形成所述第一层间介电层之前形成所述侧壁间隔件，实施所述氧化制程还包括氧化在所述占位栅极结构的所述第二部分中的所述侧壁间隔件的一部分，以及该方法还包括移除所述侧壁间隔件的所述氧化部分。
形成蚀刻停止层在所述外延材料之上以及所述占位栅极结构之上，所述蚀刻停止层的一部分界定了在所述第二帽层之上的凸出结构，其中，所述实施所述氧化制程还包括氧化所述凸出结构以及所述第二帽层的所述部分，以形成所述氧化区域。
7.如权利要求6所述的方法，还包括在形成所述外延材料之前，凹陷所述衬底。
8.如权利要求1所述的方法，其特征在于，所述形成所述占位栅极结构包括：形成占位材料层在所述衬底之上；
形成所述第二帽层在所述第一帽层之上；以及图案化所述占位材料层、所述第一帽层以及所述第二帽层以界定所述占位栅极结构。
9.如权利要求8所述的方法，还包括形成侧壁间隔件在所述占位材料的侧壁上。
10.如权利要求1所述的方法，其特征在于，所述第一帽层包括氧化物，以及所述第二帽层包括氮化物。
11.如权利要求10所述的方法，其特征在于，所述衬底包括鳍片，以及所述占位栅极结构是形成在所述鳍片与所述衬底之上。
12.一种形成半导体装置的方法，所述方法包括：形成占位材料层在一衬底之上；
图案化所述占位材料层、所述第一帽层以及所述第二帽层以界定占位栅极结构；
实施氧化制程在所述第二帽层的至少一部分上以形成氧化区域在所述第二帽层中；
移除所述第二帽层的所述氧化区域的至少一部分以曝露所述第二帽层的剩余部分；
选择性地移除所述第二帽层的所述剩余部分至所述第一帽层；
移除所述第一帽层以曝露所述占位材料；以及以导电材料置换所述占位材料。
13.如权利要求12所述的方法，还包括形成栅极绝缘层在所述导电材料之下。
14.如权利要求12所述的方法，还包括：形成外延材料在所述衬底的一部分上；以及
形成蚀刻停止层在所述外延材料之上以及所述占位栅极结构之上，所述蚀刻停止层的一部分界定了在所述第二帽层之上的凸出结构，其中，所述实施所述氧化制程还包括氧化所述凸出结构以及所述第二帽层的所述部分，以形成所述氧化区域。
15.如权利要求14所述的方法，还包括在形成所述外延材料之前，凹陷所述衬底。
16.如权利要求12所述的方法，其特征在于，所述第一帽层包括氧化物，以及所述第二帽层包括氮化物。
17.如权利要求12所述的方法，其特征在于，所述衬底包括鳍片，以及所述占位结构是形成在所述鳍片与所述衬底之上。
18.一种形成半导体装置的方法，所述方法包括：形成至少一鳍片在半导体衬底中；
形成占位栅极结构在所述至少一鳍片之上，所述占位栅极结构包括占位材料以及界定在所述占位材料的上表面上的帽结构，所述帽结构包括设置在所述占位材料之上的第一帽层以及设置在所述第一帽层之上的第二帽层；
形成第一层间介电层覆盖在所述占位栅极结构的第一部分并曝露所述占位栅极结构的第二部分，所述占位栅极结构的所述第二部分包括所述帽结构；
实施氧化制程在所述第二帽层的至少一部份上以形成氧化区域在所述第二帽层中；
移除所述第二帽层的所述氧化区域的一部分以曝露所述第二帽层的剩余部分；
形成第二层间介电层在所述第一层间介电层之上与所述帽结构之上；
平坦化所述第二层间介电层以曝露所述第二帽层的所述剩余部分；
平坦化所述第二层间介电层以移除所述第一帽层并曝露所述占位材料；以及以导电材料置换所述占位材料。
19.如权利要求18所述的方法，还包括：形成外延材料在所述至少一鳍片的一部分上；以及形成蚀刻停止层在所述外延材料之上以及所述占位栅极结构之上，所述蚀刻停止层的一部分界定了在所述第二帽层之上的凸出结构，其中，所述实施所述氧化制程还包括氧化所述凸出结构以及所述第二帽层的所述部分，以形成所述氧化区域。
20.如权利要求19所述的方法，还包括在形成所述外延材料之前，凹陷所述至少一鳍片。
21.如权利要求18所述的方法，其特征在于，所述第一帽层包括氧化物，以及所述第二帽层包括氮化物。
使用重叠掩膜减少栅极高度变化的方法
技术领域
[0001] 本发明一般涉及半导体装置的制造，尤指一种使用重叠掩膜减少栅极高度变化的方法。
背景技术
[0002] 在现在的集成电路，例如微处理器、存储装置等等，在受限制的芯片区域上提供且操作了非常大数目的电路组件，尤其是晶体管。在使用金属氧化物半导体(MOS)技术的集成电路制造中，提供了典型上运作在切换模式的场效应晶体管(FETs)(NMOS以及PMOS晶体管两者)。也就是说，这些晶体管装置显示出高导电状态(开启状态)以及高阻抗状态(关闭状态)。FETs可采取各种形式以及配置。举例来说，在其他配置中，FETs可能是被称作是平面FET装置或是三维(3D)装置两者的其中一个，例如鳍式场效应晶体管(finFET)装置。
[0003] 场效应晶体管(FET)，不论是NMOS晶体管或是PMOS晶体管，且不论是平面或是3D finFET装置，典型上包括形成在半导体衬底中的掺杂源/漏极区域，它们是由沟道区域所分开。栅极绝缘层位于该沟道区域之上以及导电栅极电极位于该栅极绝缘层之上。该栅极绝缘层以及该栅极电极有时候可能被称作为该装置的栅极结构。通过施加适当的电压至该栅极电极，该沟道区域变成导电的并且允许电流由该源极区域流向该漏极区域。为了改善FETs的操作速度，并为了增加在集成电路装置上的FETs密度，多年以来装置设计者已大幅减低了FETs的实际尺寸(physical size)。更具体而言，FETs的沟道长度已显着的减少，这导致改善了FETs的切换速度。然而，减少该FET的沟道长度也减少了该源极区域以及该漏极区域之间的距离。在一些例子中，该源极区域以及该漏极区域之间分离间隔的减少，使得难以有效地抑制该源极区域与该沟道的电位受到该漏极电位的不利影响。这有时称作为短沟道效应，其中FET作为有源(active)开关的特性被劣化。
[0004] 与具有平面结构的FET相比，称作为finFET的装置具有三围(3D)结构。图1A是示例性现有技术的形成在半导体衬底105之上的finFET半导体装置100的透视图。在这个例子中，finFET装置100包括两个示例性的鳍片110、112，占位(placeholder)栅极结构115(例如，具有底层栅极绝缘层的多晶硅(未图示))，侧壁间隔件120(例如，氮化硅)，以及栅极帽125(例如，氮化硅)。当采用栅极置换制造技术，该占位栅极结构115在之后被置换为高k值(high-k)栅极绝缘层以及一个或更多个金属材料，以作为该装置的栅极电极。鳍片110、112具有三维的设置。被栅极结构115所覆盖的鳍片110、112的部分界定了晶体管装置的沟道区域。绝缘结构130形成在鳍片110、112之间。
[0005] 如图1B所示，在传统制程流程中，位于间隔件120外侧，例如在装置100的该源极/漏极区域的鳍片110、112的该部分，可通过实施一个或更多个外延生长制程以成形外延半导体材料135在鳍片110上以及外延半导体材料140在鳍片112上的方式来增加尺寸。实施在装置100的该源极/漏极区域的鳍片110、112的尺寸增加的制程，是为了减低该源极/漏极区域的电阻及/或使其更容易建立与该源极/漏极区域的电性接触。
[0006] 在一些装置中，例如内存装置，鳍片110与N型晶体管装置相关联，以及鳍片112与P型晶体管装置相关联，而该栅极结构115由该些装置共享。对于不同类型的晶体管装置，采用了不同的外延半导体材料135、140类型。典型上，当外延半导体材料135生长时，使用第一掩膜以遮蔽鳍片112。移除该第一掩膜并采用第二掩膜以遮蔽外延半导体材料135，以允许外延半导体材料140生长于鳍片112上。由于为了移除该掩膜以及不完美对准(imperfect alignment)的蚀刻制程，典型上形成了凸出特征(bump feature)145于该第一及第二掩膜的边缘的重叠区域。这凸出特征145可能由该掩膜的残余以及由在帽层125的材料损失所形成。
[0007] 图1C显示finFET装置100以及在该集成电路产品的不同区域的第二finFET装置150的剖面图。图1C的剖面图是取自通过在两晶体管装置100、150的栅极长度方向的鳍片。
装置100包括晶体管装置，该晶体管装置具有与共享的栅极结构115不同的类型。由于采用该重叠掩膜以生长该不同的外延材料于不同导电类型的该鳍片上，凸出特征145出现在该装置100的栅极结构115的上方。相反的，装置150代表了具有鳍片的装置，该些鳍片与具有相同导电类型的晶体管装置相关联，因此不使用重叠掩膜且没有出现凸出特征145。
[0008] 在栅极置换技术中，采用平坦化制程以曝露装置100、150两者的占位栅极结构115，使得它们可被移除并以导电材料来置换，该导电材料例如是金属。由于在装置150上不存在凸出特征145，该抛光(polishing)制程更迅速地曝露占位结构115，导致装置150的凹陷(dishing)以及与装置100相较下较低的栅极高度，如图1D所示。类似的差异可能出现在具有不同装置密度的区域，并且导致不同的凸出密度。相较于较高的凸出密度，具有较低凸出密度的区域被较为积极(aggressively)且迅速地平坦化，因此产生更多凹陷且该栅极高度相对地减低。在一些例子中，由于该凸出高度的差异，占位结构115可能不完全曝露，导致在该栅极置换制程中形成缺陷。
[0009] 本发明指导各种方法并使得装置可避免，或至少减少，上文所认定的一种或更多种问题的影响。
发明内容
[0010] 为了提供本发明的一些样特的基本认知，以下提出本发明的简化概要。此概要并非穷尽本发明的概貌。这并非旨在认定本发明的关键或重要元素或是描绘本发明的范围。这唯一的目的是表示在简化形式中的一些概念，该简化形式如同是之后讨论的更多详细描述的序曲。
[0011] 一般而言，本发明是指导形成半导体装置的各种方法。除了其他事项外，一种方法包括形成至少一个鳍片在半导体衬底中。形成占位栅极结构在该鳍片之上。该占位栅极结构包括占位材料以及界定在该占位材料的上表面上的帽结构。该帽结构包括设置在该占位材料之上的第一帽层以及设置在该第一帽层之上的第二帽层。实施氧化制程在该第二帽层的至少一部分上以形成氧化区域在该第二帽层的剩余部分之上。移除该氧化区域的一部分以曝露该剩余部分。移除该第二帽层的该剩余部分。移除该第一帽层以曝露该占位材料。以导电材料置换该占位材料。
[0012] 除了其他事项外，又一种方法包括形成至少一个鳍片在半导体衬底中。形成占位材料层在该鳍片以及该衬底之上。形成第一帽层在该占位材料层之上。形成第二帽层在该第一帽层之上。图案化该占位材料层、该第一帽层、以及该第二帽层以界定占位栅极结构。选择性地移除该第二帽层至该第一帽层。移除该第一帽层以曝露该占位材料。以导电材料置换该占位材料。
[0013] 除了其他事项外，另一种方法包括形成至少一个鳍片在半导体衬底中。形成占位栅极结构在该鳍片之上。该占位栅极结构包括占位材料以及界定在该占位材料的上表面上的帽结构。该帽结构包括设置在该占位材料之上的第一帽层以及设置在该第一帽层之上的第二帽层。形成第一层间介电层覆盖在该占位栅极结构的第一部分并曝露该占位栅极结构的第二部分。该占位栅极结构的该第二部分包括该帽结构。实施氧化制程在该第二帽层的至少一部份上以形成氧化区域在该第二帽层的剩余部分之上。形成第二层间介电层在该第一层间介电层与该帽结构之上。平坦化该第二层间介电层以曝露该第二帽层的该剩余部分。移除该第二帽层的该剩余部分。平坦化该第二层间介电层以移除该第一帽层并曝露该占位材料。以导电材料置换该占位材料。
附图说明
[0014] 通过参考以下描述并结合附图可理解本发明，其中，相同符号数字表示相同的组件，以及其中：
[0015] 图1A-1D示意性地描述范例的现有技术的finFET装置；以及
[0016] 图2A-2Q描述本说明书所揭露的形成finFET装置的各种方法。
[0017] 尽管本说明书所揭露的目标物容易有各种修饰和替换形式，通过在附图中的例子以及在本说明书中详细描述的方式已显示其特定的实施例。然而，应理解到本说明书描述的特定实施例并不旨在限制本发明于所揭露的特定形式，相反的，本发明覆盖落入如所附权利要求所界定的本发明的范围与精神内的所有修饰、同等物、以及替换物。
具体实施方式
[0018] 下文描述本发明的各种示例性实施例。为了清楚起见，并非所有实际实施的特征都描述在本说明书中。应该理所当然地理解在任何这类实际实施例的开发中，必须做许多实施特定的决定以达成开发者的特定目标，例如符合与系统相关以及商业相关的限制条件，这将使一实施与其他实施不同。进一步来说，应理解到这样的开发努力可能是复杂且费时，但对于得到本发明帮助的本领域技术人士而言将仍是例行工作。
[0019] 现在将参考所附图式来描述本案主题。仅为了说明的目的，在附图中示意性描绘各种结构、系统以及装置，并从而不会以本领域技术人士熟知的细节来模糊本揭露。然而，该附图被包括在描述与说明本揭露的示例性范例中。本文所使用的单词以及短语应被理解且解释为与本领域技术人士所理解的单词以及短语具有一致的意义。没有对术语或短语特别定义，例如与本领域技术人士所理解的一般且习惯上意义不同的定义，即意旨由本文一致使用的术语或短语来暗含。对于那些意旨具有特定意义的术语或短语的范围，例如与本领域技术人士所理解不同的意义，这样的特定定义将明文规定在本说明书中，以直接且明确地对于该术语或短语提供该特定定义的定义方式。
[0020] 本发明一般涉及形成晶体管装置的各种方法。一旦完整读过本案申请，以下所述对于本领域技术人士将是显而易知的，本案方法可应用至各种装置，包括但不限于，逻辑装置、内存装置等等。参照附图，本文所揭露的方法与装置的各种示例性实施例现在将更详细地描述。
[0021] 图2A-2Q图示用于形成finFET装置200的各种方法。尽管这些技术举例用于finFET装置的成形，这些技术也可应用于平面晶体管装置。图2A-2Q显示具有鳍片210界定在其中的衬底205的剖面图(于装置200的栅极长度方向，例如，于该装置操作时电流的方向)。为了形成占位栅极结构，形成多个的层215在鳍片210之上。多个的层215包括栅极绝缘层212、占位材料层220(例如多晶硅)、第一硬掩膜层225(例如二氧化硅)以及第二硬掩膜层230(例如氮化硅)。一般而言，第一及第二硬掩膜层225、230可选择性地被蚀刻至其中的另一个。在一些实施例中，可提供额外的层于栅极堆栈215。形成图案光阻层235在多个的层215之上。
[0022] 本文所描述的finFET装置200可应用于界定NMOS或PMOS晶体管任何一种。此外，可以形成各种掺杂区域，例如环状植入区域、井区域等等，但并未描绘在附图中。衬底205可具有各种配置，例如所描绘的块状硅(bulk silicon)配置。衬底205也可具有绝缘体上硅(silicon-on-insulator，SOI)配置，该配置包括块状硅层、埋入绝缘(buried insulation)层以及有源层，其中，形成半导体装置在该有源层之中以及之上。衬底205及/或鳍片210可由硅或硅锗(silicon germanium)所形成，或是由硅以外的材料所组成，例如锗。因此，该术语”衬底”或”半导体衬底”应被理解为覆盖所有半导体材料以及这类材料的所有形式。衬底205可具有不同的层。举例来说，可形成鳍片210在衬底205的基层之上所形成的制程层中。
[0023] 图2B图示执行各向异性(anisotropic)蚀刻制程以图案化该各种材料层以及从而界定栅极堆栈215以及执行灰化(ashing)制程以移除图案光阻层235之后的finFET装置200。
[0024] 图2C图示执行沉积程序以形成间隔层240(例如氮化硅)之后的finFET装置200，以及图2D图示执行各向异性蚀刻制程以图案化间隔层240以界定侧壁间隔件245之后的finFET装置200。第一及第二硬掩膜层225、230共同定义为在占位材料220之上的帽结构250。
[0025] 图2E图示执行多个的制程操作以凹陷鳍片210以及生长外延半导体材料260之后的finFET装置200，其界定了finFET装置200的源极/漏极区域。在P型晶体管装置的例子中，该外延半导体材料260可为硅锗，而在N型晶体管装置的例子中，该外延半导体材料260举例来说可为硅、硅磷(silicon phosphorous)、或碳化硅(silicon carbon)。
[0026] 图2F图示执行保形(conformal)沉积制程以形成蚀刻停止层265(例如氮化硅)于帽结构250以及外延半导体材料260上方之后的finFET装置200。蚀刻停止层265保护外延半导体材料260于后续的制程中，以形成不同外延半导体材料(未图示)在不同导电类型的装置的鳍片上。
[0027] 图2G图示于鳍片之间区域的finFET装置200的剖面图，其中该重叠掩膜(例如，包括蚀刻停止层265)被使用以掩膜不同的装置，且其中形成不同外延半导体材料在不同导电类型的装置的该些鳍片上，而造成凸出特征267形成在帽结构250之上。由于该重叠区域一般是在鳍片之间区域中的该栅极结构之上，凸出特征267在图2F的剖面中无法看见。一般来说，凸出特征267包括额外的硬掩膜材料(例如氮化硅)，如图示于图1B的现有技术装置中。在平面晶体管装置中，凸出特征也出现在该栅极电极之上，当对于具有共享栅极电极的晶体管装置形成不同的外延半导体区域的时候。
[0028] 图2H图示执行沉积制程以沉积第一层间介电层(ILD)270(例如低k值介电材料)于蚀刻停止层265之上以及执行平坦化制程在第一ILD层270以曝露设置于帽结构250之上的蚀刻停止层265的上表面之后的finFET装置200。在凸出特征267出现的该区域中，该平坦化制程曝露出凸出特征267的上表面。图2I图示执行蚀刻制程以凹陷ILD层270之后的finFET装置200。
[0029] 图2J图示执行氧化制程之后的finFET装置200，该氧化制程氧化部分的蚀刻停止层265、侧壁间隔件245、以及第二硬掩膜层230的顶端部分，以界定氧化区域275。一范例的氧化制程包括在加热制程(heating process)期间曝露衬底205至含氧环境。氧气被并入到氮化硅材料之中，例如，蚀刻停止层265、侧壁间隔件245、以及第二硬掩膜层230的顶端部分，转换这些材料为氮氧化硅(silicon oxy-nitride)。如图2K所示，该额外硬掩膜材料也被氧化，该额外硬掩膜材料来自于形成在栅极结构255之上的凸出特征267(例如氮化硅)，而栅极结构255来自于使用在形成外延半导体材料260以及其他外延半导体材料(未图示)的重叠掩膜。
[0030] 图2L图示执行各向同性(isotropic)蚀刻制程之后的finFET装置200，执行该各向同性蚀刻制程以移除氧化区域275并且曝露硬掩膜层230的剩余部分。图2M图示执行沉积制程以形成第二ILD层280之后的finFET装置200。第一及第二ILD层270、280可以是相同的材料。
[0031] 图2N图示执行平坦化制程以曝露第二硬掩膜层230之后的finFET装置200，以及图2O图示执行蚀刻制程以移除第二硬掩膜层230之后的finFET装置200。图2P图示执行平坦化制程于ILD层280上以曝露占位材料220之后的finFET装置200。
[0032] 图2Q图示执行多个制程以移除占位材料220并于其位置形成置换栅极结构285之后的finFET装置200。该些制程可包括各向同性蚀刻制程以移除占位材料220(或多个占位材料220)，以及一个或更多个沉积制程以形成属于置换栅极结构285的一部份的栅极绝缘层与一个或更多个金属层。置换栅极结构285可包括栅极绝缘层(未单独图示)、一个或更多个阻挡(barrier)层(未单独图示)以及金属填充材料(未单独图示)。
[0033] 因为在执行该平坦化制程以曝露占位材料220之前，任何产生于外延区域260形成期间的凸出结构267都先被氧化并移除，置换栅极结构285的最终高度并未受到该凸出密度影响，并且增加了曝露占位材料的可靠性，从而降低缺陷。
[0034] 上文所揭露的特定实施例仅为示例性，对于在具有本文技术帮助的本领域技术人士，修改本发明并以不同但相等的方法实行是显而易见的。举例来说，上文所叙述的制程阶段可以不同顺序来执行。更进一步来说，除了其他如所附权利要求书所描述的以外，本文所示的构造或设计的细节并不意旨任何限制。因此，很明显上文所揭露的特定实施例可以被改变或修改，并且所有这些变化都被认为是在本发明的范围和精神内。请注意那些术语的使用，例如本说明书中以“第一”、“第二”、“第三”或“第四”描述各种制程或结构，而在所附权利要求书仅使用简写参照至这些步骤/结构，并且并不一定意味者这些步骤/结构以指定顺序来执行/形成。当然，取决于精确的权利要求语法，可以需要或不需要这类制程的指定顺序。因此，本文所要求的保护范围如所附权利要求书所述。
