电容的制造方法、以及CMOS图像传感器的制造方法

摘要

一种电容的制造方法、以及CMOS图像传感器的制造方法，电容制造方法包括：提供形成有STI结构的衬底，STI结构的上表面高于衬底的表面；在衬底和STI结构上形成堆叠层，堆叠层包括应力缓冲层、以及其上的硬掩模层；在堆叠层内形成露出表面的开口；在开口的侧壁形成保护侧墙；沿开口刻蚀衬底以形成沟槽；去除一定厚度的堆叠层；去除保护侧墙后，形成覆盖在剩余堆叠层的表面上、并填充满沟槽的介电层和导电层；去除衬底表面的剩余堆叠层、介电层、及导电层，沟槽内的导电层、介电层、以及衬底构成电容。本发明的方案解决了以下问题：现有电容的制造方法中，STI结构的电隔离效果不佳，造成电容与衬底上邻近的有源区域存在漏电的可能。

权利要求

1.一种电容的制造方法，其特征在于，包括：

提供半导体衬底，所述半导体衬底内形成有STI结构，所述STI结构的上表面高于半导体衬底的表面；

在所述半导体衬底和STI结构上形成堆叠层，所述堆叠层包括应力缓冲层、以及位于所述应力缓冲层上的硬掩模层；

在所述堆叠层内形成露出半导体衬底表面的开口，所述开口与STI结构在平行于所述半导体衬底表面的方向上存在间隔；

在所述开口的侧壁形成保护侧墙；

形成所述保护侧墙之后，沿所述开口刻蚀所述半导体衬底，以在所述半导体衬底内形成沟槽；

形成所述沟槽之后，去除一定厚度的所述堆叠层；

去除一定厚度的所述堆叠层之后，去除所述保护侧墙，然后，形成覆盖在剩余所述堆叠层的表面上、并填充满所述沟槽的介电层、以及位于所述介电层表面的导电层；

去除所述半导体衬底表面的剩余所述堆叠层、介电层、以及导电层，所述沟槽内的所述导电层、介电层、以及半导体衬底构成电容。

2.如权利要求1所述的制造方法，其特征在于，所述硬掩模层包括：第一硬掩模层、以及位于所述第一硬掩模层上的第二硬掩模层；

去除一定厚度的所述硬掩模层为：去除所述第二硬掩模层。

3.如权利要求2所述的制造方法，其特征在于，去除所述第二硬掩模层的方法为湿法刻蚀。

4.如权利要求2所述的制造方法，其特征在于，所述第一硬掩模层的材料为氮化硅，所述第二硬掩模层的材料为氧化硅，所述半导体衬底的材料为硅。

5.如权利要求4所述的制造方法，其特征在于，所述应力缓冲层的材料为氧化硅。

6.如权利要求4所述的制造方法，其特征在于，所述保护侧墙的材料为氮化硅。

7.如权利要求2所述的制造方法，其特征在于，所述开口的形成方法包括：在所述堆叠层上形成图形化的第三硬掩模层；

以所述图形化的第三硬掩模层为掩模对堆叠层进行干法刻蚀，以形成所述开口；

形成所述开口之后，去除所述图形化的第三硬掩模层。

8.如权利要求7所述的制造方法，其特征在于，以所述图形化的第三硬掩模层为掩模对堆叠层进行干法刻蚀的步骤包括：首先，采用第一种干法刻蚀工艺对所述第二硬掩模层进行刻蚀；待所述开口贯穿第二硬掩模层、且第一硬掩模层露出时，采用第二种干法刻蚀工艺对第一硬掩模层和应力缓冲层进行刻蚀。

9.如权利要求7所述的制造方法，其特征在于，所述第三硬掩模层的材料为多晶硅。

10.如权利要求1所述的制造方法，其特征在于，所述导电层的材料为多晶硅。

11.如权利要求1所述的制造方法，其特征在于，去除所述保护侧墙的方法为湿法刻蚀。

12.一种CMOS图像传感器的制造方法，其特征在于，包括：权利要求1至11任一项所述的电容的制造方法。

说明书

电容的制造方法、以及CMOS图像传感器的制造方法

技术领域

[0001] 本发明涉及半导体技术领域，特别是涉及一种电容的制造方法、以及一种CMOS图像传感器的制造方法。

背景技术

[0002] 图像传感器(Image Sensor)是一种将光学信息转换为电信号的装置。目前，图像传感器已被广泛应用于摄像、图像采集、扫描仪以及工业测量等领域。现有图像传感器可以分为CCD(Charge Coupled Device，电荷耦合元件)图像传感器和CMOS(Complementary Metal-Oxide Semiconductor，金属氧化物半导体)图像传感器两种。与CCD图像传感器相比，CMOS图像传感器(简称CIS)具有更广泛的应用。

[0003] CMOS图像传感器除了包含感光元件之外，还往往包括其它元件，如晶体管、电容等等。下面将对现有CMOS图像传感器中一种电容的结构作介绍：如图4所示，半导体衬底1内形成有沟槽10，沟槽10内填充有介电层4、以及位于介电层4表面的导电层5，导电层5、半导体衬底1、以及位于两者之间的介电层4构成电容。电容所在的半导体衬底1内还形成有与沟槽10存在间隔的STI(Shallow Trench Isolation，浅沟槽隔离)结构2，其作用在于：将电容与半导体衬底1上邻近的有源区域(未标识)电隔离。

[0004] 下面结合图1至图4对上述电容的制造方法作具体介绍。

[0005] 如图1所示，提供半导体衬底1，半导体衬底1内形成有STI结构2，STI结构2的上表面20高于半导体衬底1的表面S。在半导体衬底1和STI结构2上形成堆叠层3，然后，在堆叠层3内形成露出表面S的开口30，开口30与STI结构2在平行于表面S的方向A上存在间隔。堆叠层3包括应力缓冲层31、以及位于应力缓冲层31上的硬掩模层32。

[0006] 如图2所示，以具有开口30的堆叠层3为掩模对半导体衬底1进行干法刻蚀，以在半导体衬底1内形成沟槽10。

[0007] 如图3所示，去除一定厚度的硬掩模层32，在图中硬掩模层32中被去除的部分为虚线区域所示。

[0008] 如图4所示，在沟槽10的表面形成介电层4、以及位于介电层4表面的导电层5，介电层4和导电层5将沟槽10填满。

[0009] 但是，上述方法存在以下不足：STI结构2的电隔离效果不佳，造成电容与半导体衬底上邻近的有源区域存在漏电的可能。

发明内容

[0010] 本发明要解决的问题是：现有电容的制造方法中，STI结构的电隔离效果不佳，造成电容与半导体衬底上邻近的有源区域存在漏电的可能。

[0011] 为解决上述问题，本发明提供了一种电容的制造方法，包括：

[0012] 提供半导体衬底，所述半导体衬底内形成有STI结构，所述STI结构的上表面高于半导体衬底的表面；

[0013] 在所述半导体衬底和STI结构上形成堆叠层，所述堆叠层包括应力缓冲层、以及位于所述应力缓冲层上的硬掩模层；

[0014] 在所述堆叠层内形成露出半导体衬底表面的开口，所述开口与STI结构在平行于所述半导体衬底表面的方向上存在间隔；

[0015] 在所述开口的侧壁形成保护侧墙；

[0016] 形成所述保护侧墙之后，沿所述开口刻蚀所述半导体衬底，以在所述半导体衬底内形成沟槽；

[0017] 形成所述沟槽之后，去除一定厚度的所述堆叠层；

[0018] 去除一定厚度的所述堆叠层之后，去除所述保护侧墙，然后，形成覆盖在剩余所述堆叠层的表面上、并填充满所述沟槽的介电层、以及位于所述介电层表面的导电层；

[0019] 去除所述半导体衬底表面的剩余所述堆叠层、介电层、以及导电层，所述沟槽内的所述导电层、介电层、以及半导体衬底构成电容。

[0020] 可选地，所述硬掩模层包括：第一硬掩模层、以及位于所述第一硬掩模层上的第二硬掩模层；

[0021] 去除一定厚度的所述硬掩模层为：去除所述第二硬掩模层。

[0022] 可选地，去除所述第二硬掩模层的方法为湿法刻蚀。

[0023] 可选地，所述第一硬掩模层的材料为氮化硅，所述第二硬掩模层的材料为氧化硅，所述半导体衬底的材料为硅。

[0024] 可选地，所述应力缓冲层的材料为氧化硅。

[0025] 可选地，所述保护侧墙的材料为氮化硅。

[0026] 可选地，所述开口的形成方法包括：

[0027] 在所述堆叠层上形成图形化的第三硬掩模层；

[0028] 以所述图形化的第三硬掩模层为掩模对堆叠层进行干法刻蚀，以形成所述开口；

[0029] 形成所述开口之后，去除所述图形化的第三硬掩模层。

[0030] 可选地，以所述图形化的第三硬掩模层为掩模对堆叠层进行干法刻蚀的步骤包括：首先，采用第一种干法刻蚀工艺对所述第一硬掩模层进行刻蚀；待所述开口贯穿第一硬掩模层、且第二硬掩模层露出时，采用第二种干法刻蚀工艺对第二硬掩模层和应力缓冲层进行刻蚀。

[0031] 可选地，所述第三硬掩模层的材料为多晶硅。

[0032] 可选地，所述导电层的材料为多晶硅。

[0033] 可选地，去除所述保护侧墙的方法为湿法刻蚀。

[0034] 另外，本发明还提供了一种CMOS图像传感器的制造方法，包括：上述任一所述的电容的制造方法。

[0035] 与现有技术相比，本发明的技术方案具有以下优点：

[0036] 在堆叠层内形成开口之后、在以具有开口的堆叠层为掩模对半导体衬底进行刻蚀以形成沟槽之前，增加了在开口的侧壁形成保护侧墙的步骤。在去除一定厚度的硬掩模层的步骤中，覆盖在开口侧壁的保护侧墙能够将应力缓冲层中位于STI结构和邻近的沟槽之间的部分、以及STI结构与刻蚀剂或刻蚀气体隔离开来以阻止其被刻蚀，在去除一定厚度的硬掩模层之后，应力缓冲层、以及STI结构仍是完整无缺的，因此，STI结构具有良好的电隔离效果，杜绝了后续形成的电容与半导体衬底上邻近的有源区域存在漏电的可能。

附图说明

[0037] 图1至图4是现有CMOS图像传感器中的一种电容在不同制作阶段的剖面示意图；

[0038] 图5至图15是本发明的一个实施例中电容在不同制作阶段的剖面示意图。

具体实施方式

[0039] 如前所述，现有电容的制造方法存在以下不足：STI结构的电隔离效果不佳，造成电容与半导体衬底上邻近的有源区域存在漏电的可能。

[0040] 经过研究发现，出现上述问题的原因在于：如图3所示，在去除一定厚度的硬掩模层32的同时，应力缓冲层31中暴露在沟槽10中的部分也会暴露在刻蚀剂或刻蚀气体中，使应力缓冲层31中位于STI结构2和邻近的沟槽10之间的部分被刻蚀掉，并在应力缓冲层31内形成缺口310，造成STI结构2面向沟槽10的侧面暴露在缺口310中。这样一来，STI结构2也会暴露在刻蚀剂或刻蚀气体中，造成STI结构2的一部分被刻蚀掉(被刻蚀掉的部分在STI结构2内形成空洞21)，致使STI结构2的电隔离效果不佳。

[0041] 为了解决上述问题，本发明提供了一种新的电容制造方法，在该方法中，STI结构具有良好的电隔离效果，电容与半导体衬底上邻近的有源区域不存在漏电的可能。

[0042] 为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。

[0043] 下面结合图5至图14对本实施例的一种电容的制造方法作详细介绍。

[0044] 如图5所示，提供半导体衬底10，半导体衬底10内形成有STI结构11，STI结构11的上表面110高于半导体衬底10的表面S。

[0045] 在本实施例中，半导体衬底10的材料为硅。在其他实施例中，半导体衬底10的材料也可以为其他适合做衬底的材料。STI结构11的形成方法包括：在半导体衬底10内形成浅沟槽(未标识)；在半导体衬底10上、以及浅沟槽内形成绝缘层；对该绝缘层进行平坦化处理，填充在浅沟槽内的绝缘层构成STI结构11，得到的STI结构11的上表面110比半导体衬底10的表面S稍微高一些。

[0046] STI结构11的作用在于：将后续形成的电容与半导体衬底10上邻近的有源区域(未标识)电隔离。

[0047] 如图8所示，在半导体衬底10和STI结构11上形成堆叠层12，在堆叠层12内形成露出半导体衬底表面S的开口120，开口120与STI结构11在平行于半导体衬底表面S的方向B上存在间隔。堆叠层12包括：应力缓冲层121、以及位于应力缓冲层121上的硬掩模层122。

[0048] 在半导体衬底10和硬掩模层122之间设置应力缓冲层121的原因在于：若硬掩模层122和半导体衬底10直接接触，硬掩模层122会向半导体衬底10施加较大的应力，在形成硬掩模层122之后的工艺步骤中，硬掩模层122很容易从半导体衬底10的表面S翘起，造成硬掩模层122无法附着在半导体衬底10上；设置应力缓冲层121之后，应力缓冲层121的作用下，硬掩模层122能够稳定地附着在半导体衬底10上。

[0049] 在本实施例中，STI结构11的上表面比应力缓冲层121表面的最低位置稍高一些。

[0050] 如图12所示，具有开口120的堆叠层12的作用在于：在后续工艺步骤中以其为掩模对半导体衬底10进行干法刻蚀，以在半导体衬底10内对应开口120的位置形成沟槽15。为了使后续形成的电容具有良好的电学性能，要求沟槽15的侧壁基本垂直于半导体衬底10的表面S、且沟槽15的深度较大。

[0051] 由于堆叠层12内开口120的侧壁形貌会直接影响沟槽15的侧壁形貌，因此，为了使以堆叠层12为掩模形成的沟槽15的侧壁形貌符合要求，要求堆叠层12中开口120的侧壁也基本垂直于半导体衬底10的表面S。

[0052] 在对半导体衬底10进行干法刻蚀以形成沟槽15的过程中，由于沟槽15较深，故堆叠层12会较长时间的暴露在等离子体下。在等离子体的轰击作用下，堆叠层12会被刻蚀，若堆叠层12的厚度不够，则存在以下问题发生的可能：在刻蚀半导体衬底10以形成沟槽15的过程中，在沟槽15还未达到要求的深度时，半导体衬底10上的堆叠层12已经被等离子体刻蚀完，这样一来，在继续刻蚀半导体衬底10直至沟槽15的深度符合要求的过程中，半导体衬底10中未与沟槽15对应的部分也会因暴露在等离子体下而被轰击。为了避免上述问题发生，使得在刻蚀半导体衬底10以形成沟槽15的过程中，堆叠层12能够始终对半导体衬底10起保护作用，要求堆叠层12的厚度较厚。这样一来，要求堆叠层12内的开口120较深。

[0053] 综合上面所述可知，为了使后续形成的沟槽15的侧壁形貌以及深度均符合要求，要求：堆叠层12中开口120的侧壁基本垂直于半导体衬底10的表面S；开口120较深。但是，要得到符合该要求的开口120并不容易，原因在于：形成较深的开口120时，很难保证开口120的侧壁基本垂直于半导体衬底10的表面S。

[0054] 现有技术中形成具有较深开口的堆叠层的方法一般包括：首先，在半导体衬底上形成堆叠层，整个堆叠层的材料是单一的；在堆叠层上形成用于定义所述开口位置的图形化掩膜；以图形化掩膜为掩模，对堆叠层进行刻蚀以形成所述开口。但是，利用现有方法得到的开口一般呈不规则形状，基本上为球形。

[0055] 为了解决该问题，本实施例针对具有较深开口的堆叠层研究了一种新的形成方法，利用该方法获得的开口能够满足上述要求。在本实施例中，结合图6至图8所示，硬掩模层122包括：第一硬掩模层122a、以及位于第一硬掩模层122a上的第二硬掩模层122b，使得硬掩模层122的材料不是单一的。由于STI结构11的上表面110稍高于半导体衬底10的表面S，故第一硬掩模层122a中对应STI结构11的部分比其他部分更高一些。

[0056] 进一步地，在堆叠层12内形成开口120的方法包括：如图6所示，在堆叠层12上形成图形化的第三硬掩模层13，图形化的第三硬掩模层13具有用于定义开口120位置的开口130；如图7所示，以图形化的第三硬掩模层13为掩模对堆叠层12进行干法刻蚀，以形成开口
120；结合图7至图8所示，形成开口120之后，去除图形化的第三硬掩模层13。

[0057] 如图7所示，利用图形化的第三硬掩模层13为掩模来形成开口120的好处在于：一方面，图形化的第三硬掩模层13的厚度可以设置得相对较小，不会出现因图形化的第三硬掩模层13的厚度较大而倒塌，以致在刻蚀形成开口120的过程中图形化的第三硬掩模层13无法对堆叠层12起到足够的保护作用的问题；另一方面，在刻蚀堆叠层12以形成较深开口120的过程中，图形化的第三硬掩模层13能够始终对堆叠层12起保护作用，不会出现在开口
120还未达到要求的深度时图形化的第三硬掩模层13已经被等离子体刻蚀完的问题。通过这两个方面可以达到在堆叠层12内形成较深开口120的目的。

[0058] 在本实施例中，图形化的第三硬掩模层13的形成方法包括：在堆叠层12上形成第三硬掩模层；在所述第三硬掩模层上形成图形化光刻胶层；以所述图形化光刻胶层为掩模对所述第三硬掩模层进行干法刻蚀，以形成图形化的第三硬掩模层13。

[0059] 继续参照图7所示，在以图形化的第三硬掩模层13为掩模，对堆叠层12进行干法刻蚀以形成开口120的过程中，先采用第一种干法刻蚀工艺来对第一硬掩模层122a进行刻蚀，待开口贯穿第一硬掩模层122a、第二硬掩模层122b露出时，接着采用第二种干法刻蚀工艺来对第二硬掩模层122b和应力缓冲层121进行干法刻蚀。即堆叠层12内的开口120是利用两次不同的干法刻蚀工艺形成的。通过控制每次干法刻蚀工艺所采用的工艺参数，可以控制开口120的侧壁基本上垂直于半导体衬底10的表面S。

[0060] 如图6所示，在本实施例中，应力缓冲层121的材料为氧化硅，第一硬掩模层122a的材料为氮化硅，第二硬掩模层122b的材料为氧化硅，图形化的第三硬掩模层13的材料为多晶硅。在利用进行干法刻蚀以形成开口120的过程中，堆叠层12中的每一层都能够与图形化的第三硬掩模层13获得较高的刻蚀选择比。另外，第一硬掩模层122a能够在应力缓冲层121的作用下稳定地附着在半导体衬底10上。

[0061] 如7所示，在一个具体的实施例中，图形化的第三硬掩模层13的厚度为1000埃至3000埃，应力缓冲层121的厚度为20埃至150埃，第一硬掩模层122a的厚度为200埃至14000埃，第二硬掩模层122b的厚度为8000埃至14000埃，开口120的深宽比为21.4至100。

[0062] 在一个具体的实施例中，在对堆叠层12进行干法刻蚀以形成开口120的过程中，对第二硬掩模层122b进行干法刻蚀所采用的所述第一种干法刻蚀工艺的参数包括：刻蚀气体包括O2、C3F8、C4F6、Ar，O2的流量为25sccm至31sccm，C3F8的流量为11sccm至15sccm，C4F6的流量为25sccm至31sccm，Ar的流量为765sccm至935sccm，压力为22mtorr至28mtorr，源功率为1620w至1980w，偏置功率为1900w至2200w；对第一硬掩模层122a和应力缓冲层121进行干法刻蚀所采用的所述第二种干法刻蚀工艺的参数包括：刻蚀气体包括CH2F2、O2、Ar，CH2F2的流量为18sccm至22sccm，O2的流量为27sccm至33sccm，Ar的流量为180sccm至220sccm，压力为
36mtorr至44mtorr，源功率为585w至715w，偏置功率为405w至495w。

[0063] 如图10所示，在开口120的侧壁形成保护侧墙14。

[0064] 在本实施例中，保护侧墙14的形成方法包括：如图9所示，在堆叠层12、以及开口120上形成保护层140，保护层140覆盖在开口120的侧壁和底壁上；结合图9至图10所示，对保护层140进行干法刻蚀，以去除保护层140中位于堆叠层12上表面的部分、以及覆盖在开口120的底壁上的部分，保护层140中覆盖在开口120的侧壁上的部分未被刻蚀，构成保护侧墙14。

[0065] 如图9至图10所示，保护层140的材料(即保护侧墙14的材料)选择需满足以下要求：在对保护层140进行干法刻蚀的过程中，保护层140和第二硬掩模层122b能够很容易地获得较高的刻蚀选择比，保护层140和半导体衬底10能够很容易地获得较高的刻蚀选择比；如图11所示，在后续以具有开口120的堆叠层12为掩模对半导体衬底10进行刻蚀以形成沟槽15的过程中，保护侧墙14不易被刻蚀。

[0066] 在本实施例中，保护层140的材料为氮化硅，其能满足上述几点要求。在一个具体的实施例中，保护层140的厚度为30埃至400埃，对保护层140进行干法刻蚀以形成保护侧墙14的工艺参数包括：刻蚀气体包括O2、CF4、CHF3、Ar，O2的流量为9sccm至11sccm，CF4的流量为
40sccm至50sccm，CHF3的流量为9sccm至11sccm，Ar的流量为81sccm至99sccm，压力为
45mtorr至55mtorr。

[0067] 如图11所示，沿开口120刻蚀半导体衬底10，以在半导体衬底10内形成沟槽15。

[0068] 在沿开口120刻蚀半导体衬底10以形成沟槽15的过程中，具有开口120的堆叠层12能够对半导体衬底10起到足够的保护作用，不会出现在沟槽15还未达到要求的深度时堆叠层12已经被等离子体刻蚀完的问题。另外，由于开口120的侧壁基本上垂直于半导体衬底10的表面S，故以具有开口120的堆叠层12为掩模形成的沟槽15也具有良好的侧壁形貌(沟槽15的侧壁也基本上垂直于半导体衬底10的表面S)。

[0069] 在本实施例中，沟槽15的深度为5um至8um，对半导体衬底10进行干法刻蚀以形成沟槽15时所采用的干法刻蚀工艺的参数包括：刻蚀气体包括HBr、NF3、O2、SiF4，HBr的流量为198sccm至242sccm，NF3的流量为24sccm至30sccm，O2的流量为14sccm至18sccm，SiF4的流量为6sccm至8sccm，压力为144mtorr至176mtorr，源功率为855w至1045w，偏置功率为765w至
935w。

[0070] 如图12所示，去除一定厚度的硬掩模层122，硬掩模层122中被去除的部分在图中为虚线区域所示。在本实施例中，去除一定厚度的硬掩模层122为：去除第二硬掩模层122b。进一步地，去除第二硬掩模层122b的方法为湿法刻蚀，该湿法刻蚀所采用的刻蚀剂为氢氟酸。

[0071] 在去除一定厚度的硬掩模层122的步骤中，覆盖在开口120侧壁的保护侧墙14能够将应力缓冲层121中位于STI结构11和邻近的沟槽15之间的部分、以及STI结构11与刻蚀剂或刻蚀气体隔离开来以阻止其被刻蚀，在去除一定厚度的硬掩模层122之后，应力缓冲层121、以及STI结构11仍是完整无缺的，因此，STI结构11具有良好的电隔离效果，杜绝了后续形成的电容与半导体衬底10上邻近的有源区域存在漏电的可能。

[0072] 结合图12至图13所示，去除保护侧墙14。

[0073] 在本实施例中，去除保护侧墙14的方法为湿法刻蚀，湿法刻蚀所采用的刻蚀剂为氢氟酸。

[0074] 如图14所示，形成覆盖在剩余堆叠层12的表面上、并填充满沟槽15的介电层16、以及位于介电层16表面的导电层17。

[0075] 在本实施例中，导电层17为多晶硅。在其他实施例中，导电层17可以为其他导电材质。在本实施例中，介电层16为多层介电层的叠层结构。

[0076] 结合图14至图15所示，去除半导体衬底表面S的剩余堆叠层12、介电层16、以及导电层17，沟槽15内的导电层17、介电层16、以及半导体衬底10构成电容。

[0077] 在本实施例中，可以利用干法刻蚀的方法来去除半导体衬底表面S的剩余堆叠层12、介电层16、以及导电层17。

[0078] 另外，本发明还提供了一种CMOS图像传感器的制造方法，该方法包括上述电容的制造方法。在由该方法所制得的CMOS图像传感器中包含上述实施例的电容和STI结构，该STI结构将该电容与半导体衬底上邻近的有源区域电隔离开来。

[0079] 虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。