本发明提供一种基于FPGA的微机电混合ΣΔM加速度计闭环检测电路系统，包括：微机械加速度计、差分电荷放大器组件、高通滤波器、多位模数转换器、FPGA及工作时序控制反馈开关；差分电荷放大器组件的输入端与微机械加速度计相连接；高通滤波器的输入端与差分电荷放大器组件的输出端相连接；多位模数转换器的输入端与高通滤波器的输出端相连接，多位模数转换器的输出端与FPGA相连接；FPGA与微机械加速度计及工作时序控制反馈开关相连接；工作时序控制反馈开关的第一端与FPGA相连接，工作时序控制反馈开关的第二端与微机械加速度计相连接。本发明的微加速度计闭环检测电路系统具有简单容易实现、稳定性好、可移植性强的优点。
1.一种基于FPGA的微机电混合ΣΔΜ加速度计闭环检测电路系统，其特征在于，包括：
微机械加速度计、差分电荷放大器组件、高通滤波器、多位模数转换器、FPGA及工作时序控制反馈开关；其中，所述微机械加速度计适于产生电容变化信号；所述微机械加速度计包括：中心质量块、两块平行间隔分布的第一电容极板、两块平行间隔分布的第二电容极板、第一电容及第二电容；所述第一电容极板及所述第二电容极板分别位于所述中心质量块的两侧；所述第一电容的数量为两个，两个所述第一电容并联于所述第一电容极板之间；所述第二电容的数量为两个，两个所述第二电容并联于所述第二电容极板之间；
所述差分电荷放大器组件包括输入端及输出端，所述差分电荷放大器组件的输入端与所述微机械加速度计电极相连接；所述高通滤波器包括输入端及输出端，所述高通滤波器的输入端与所述差分电荷放大器组件的输出端相连接；所述差分电荷放大器组件及所述高通滤波器适于将所述微机械加速度计产生的电容变化信号转换成电压信号并输出；
所述多位模数转换器包括输入端及输出端，所述多位模数转换器的输入端与所述高通滤波器的输出端相连接，所述多位模数转换器的输出端与所述FPGA相连接；所述多位模数转换器适于将所述高通滤波器输出的电压信号转换成载波调制高频数字信号并输出；
所述FPGA与所述微机械加速度计及所述工作时序控制反馈开关相连接，适于向所述微机械加速度计输入载波，以对所述微机械加速度计产生的电容变化信号进行调制，且适于将所述多位模数转换器输出的载波调制高频数字信号进行ΣΔΜ滤波处理以得到过采样的1位数字流信号，并将所述过采样的1位数字流信号转化为低采样频率的多位数字信号输出；
所述工作时序控制反馈开关包括第一端及第二端，所述工作时序控制反馈开关的第一端与所述FPGA相连接，所述工作时序控制反馈开关的第二端与所述微机械加速度计相连接，适于在所述过采样的1位数字流信号的控制下将反馈电压及接地电压加载至所述微机械加速度计上，以形成高阶数字闭环检测回路。
2.根据权利要求1所述的基于FPGA的微机电混合ΣΔΜ加速度计闭环检测电路系统，其特征在于：所述工作时序控制反馈开关的第二端分别与所述第一电容极板及所述第二电容极板相连接。
3.根据权利要求1所述的基于FPGA的微机电混合ΣΔΜ加速度计闭环检测电路系统，其特征在于：
所述差分电荷放大器组件包括第一差分电荷放大器组件及第二差分电荷放大器组件；
所述第一差分电荷放大器组件的输入端与所述第一电容极板相连接，所述第二差分电荷放大器组件的输入端与所述第二电容极板相连接；
所述高通滤波器包括第一高通滤波器及第二高通滤波器；所述第一高通滤波器的输入端与所述第一差分电荷放大器组件的输出端相连接，所述第二高通滤波器的输入端与所述第二差分电荷放大器组件的输出端相连接；
所述多位模数转换器包括第一多位模数转换器及第二多位模数转换器；所述第一多位模数转换器的输入端与所述第一高通滤波器的输出端相连接，所述第二多位模数转换器的输入端与所述第二高通滤波器的输出端相连接，且所述第一多位模数转换器及所述第二多位模数转换器的输出端均与所述FPGA相连接。
4.根据权利要求3所述的基于FPGA的微机电混合ΣΔΜ加速度计闭环检测电路系统，其特征在于：
所述第一差分电荷放大器组件包括：第一差分电荷放大器、第一反馈电阻及第一反馈电容；所述第一差分电荷放大器包括正输入端、负输入端及输出端，所述第一差分电荷放大器的正输入端接地，所述第一差分电荷放大器的负输入端与所述第一电容极板相连接，所述第一差分电荷放大器的输出端与所述第一高通滤波器的输入端相连接；所述第一反馈电阻的一端与所述第一差分电荷放大器的负输入端相连接，另一端与所述第一差分电荷放大器的输出端相连接；所述第一反馈电容的一端与所述第一差分电荷放大器的负输入端相连接，另一端与所述第一差分电荷放大器的输出端相连接；
所述第二差分电荷放大器组件包括第二差分电荷放大器、第二反馈电阻及第二反馈电容；所述第二差分电荷放大器包括正输入端、负输入端及输出端，所述第二差分电荷放大器的正输入端接地，所述第二差分电荷放大器的负输入端与所述第二电容极板相连接，所述第二差分电荷放大器的输出端与所述第二高通滤波器的输入端相连接；所述第二反馈电阻的一端与所述第二差分电荷放大器的负输入端相连接，另一端与所述第二差分电荷放大器的输出端相连接；所述第二反馈电容的一端与所述第二差分电荷放大器的负输入端相连接，另一端与所述第二差分电荷放大器的输出端相连接。
5.根据权利要求3或4所述的基于FPGA的微机电混合ΣΔΜ加速度计闭环检测电路系统，其特征在于：所述FPGA包括：数字解调模块、正弦载波发生器、无约束解耦ΣΔΜ滤波器、1位量化器及降采样低通滤波器；
所述数字解调模块与所述第一多位模数转换器及所述第二多位模数转换器的输出端相连接，适于将所述第一多位模数转换器及所述第二多位模数转换器输出的载波调制高频数字信号调解为低频电压信号；
所述正弦载波发生器与所述中心质量块及所述数字解调模块相连接，适于向所述微机械加速度计输入载波及向所述数字解调模块输入数字调解所需的正交信号；
所述无约束解耦ΣΔΜ滤波器包括第一输入端、第二输入端及输出端，所述无约束解耦ΣΔΜ滤波器的第一输入端与所述数字解调模块相连接；
所述1位量化器包括输入端及输出端，所述1位量化器的输入端与所述无约束解耦ΣΔΜ滤波器的输出端相连接，所述1位量化器的输出端作为无约束解耦ΣΔΜ滤波器的负反馈与其第二输入端相连接，并与所述工作时序控制反馈开关的第一端及所述降采样低通滤波器相连接，适于依据经过所述无约束解耦ΣΔΜ滤波器的低频电压信号生成过采样的1位数字流信号，并将所述过采样的1位数字流信号分别输出至所述工作时序控制反馈开关及所述降采样低通滤波器；
所述降采样低通滤波器包括输入端及输出端，所述降采样低通滤波器的输入端与所述
1位量化器的输出端相连接，适于将所述过采样的1位数字流信号转化为低采样频率的多位数字信号并输出。
6.根据权利要求5所述的基于FPGA的微机电混合ΣΔΜ加速度计闭环检测电路系统，其特征在于：所述数字解调模块包括：第一LMSD解调器、第二LMSD解调器、第一低通滤波器及第二低通滤波器；
所述第一LMSD解调器包括输入端及输出端，所述第一LMSD解调器的输入端与所述第一多位模数转换器的输出端及所述正弦载波发生器相连接；
所述第二LMSD解调器包括输入端及输出端，所述第二LMSD解调器的输入端与所述第二多位模数转换器的输出端及所述正弦载波发生器相连接；
所述第一低通滤波器包括输入端及输出端，所述第一低通滤波器的输入端与所述第一LMSD解调器的输出端相连接，所述第一低通滤波器的输出端与所述无约束解耦ΣΔΜ滤波器的输入端相连接；
所述第二低通滤波器包括输入端及输出端，所述第二低通滤波器的输入端与所述第二LMSD解调器的输出端相连接，所述第二低通滤波器的输出端与所述无约束解耦ΣΔΜ滤波器的输入端相连接。
7.根据权利要求5所述的基于FPGA的微机电混合ΣΔΜ加速度计闭环检测电路系统，其特征在于：所述正弦载波发生器为基于DDS的正弦载波发生器，包括：数控振荡器及与所述数控振荡器相连接的第三低通滤波器。
8.根据权利要求7所述的基于FPGA的微机电混合ΣΔΜ加速度计闭环检测电路系统，其特征在于：所述数控振荡器包括：累加器、相位寄存器、相位累加器、频率控制字、波形存储查找表及时钟；
所述相位寄存器包括输入端及输出端，所述相位寄存器的输入端与所述累加器、所述时钟相连接；
所述相位累加器包括输入端及输出端，所述相位累加器的输入端与所述频率控制字、所述时钟及所述相位寄存器的输出端相连接，所述相位累加器的输出端与所述相位寄存器的输入端相连接；
所述波形存储查找表包括输入端及输出，所述波形存储查找表的输入端与所述时钟及所述相位累加器的输出端相连接，所述波形存储查找表的输出端与所述第三低通滤波器相连接。
9.根据权利要求6所述的基于FPGA的微机电混合ΣΔΜ加速度计闭环检测电路系统，其特征在于：所述无约束解耦ΣΔΜ滤波器包括：第一数字积分器、第二数字积分器、第一前馈通道、第二前馈通道、第一反馈通道及第二反馈通道；
所述第一数字积分器包括输入端及输出端，所述第一数字积分器的输入端与所述第一低通滤波器及所述第二低通滤波器的输出端相连接；
所述第二数字积分器包括输入端及输出，所述第二数字积分器的输入端与所述第一数字积分器的输出端相连接，所述第二数字积分器的输出端与所述1位量化器的输入端相连接；
所述第一前馈通道包括输入端及输出端，所述第一前馈通道的输入端与所述第二数字积分器的输出端相连接，所述第一前馈通道的输出端与所述第一数字积分器的输入端相连接；
所述第二前馈通道包括输入端及输出端，所述第二前馈通道的输入端与所述第一低通滤波器及所述第二低通滤波器的输出端相连接，所述第二前馈通道的输出端与所述第二数字积分器的输入端相连接；
所述第一反馈通道包括输入端及输出端，所述第一反馈通道的输入端与所述1位量化器的输出端相连接，所述第一反馈通道的输出端与所述第一数字积分器的输入端相连接；
所述第二反馈通道包括输入端及输出端，所述第二反馈通道的输入端与所述1位量化器的输出端相连接，所述第二反馈通道的输出端与所述第二数字积分器的输入端相连接。
10.根据权利要求5所述的基于FPGA的微机电混合Σ△M加速度计闭环检测电路系统，其特征在于：所述降采样低通滤波器为Sincn结构，包括依次连接的积分部分、降采样部分及差分部分。
基于FPGA的微机电混合ΣΔM加速度计闭环检测电路系统
技术领域
[0001] 本发明设计一种闭环力反馈硅微机械加速度计的电路系统，特别涉及一种基于FPGA的微机电混合ΣΔM(Sigma-Delta Modulator)加速度计闭环检测电路系统。
背景技术
[0002] 加速度计是惯性导航系统的重要器件之一，是用来测量物体相对于惯性空间线性加速度的装置，被广泛的应用于航空、航天、航海等领域。随着微机电技术的发展，硅微机械加速度计由于其体积小、功耗低以及可大批量生产等特点，应用范围迅速扩大。
[0003] 硅微机械加速度计通过中心质量块敏感加速度变化，中心质量块的可动电极相对于固定电极产生间距变化，一方面通过电极上的电容极板检测间距变化电容信号来确定加速度大小。另一方面该信号通过静电力反馈产生力矩，作用于中心质量块，使得中心质量块回到平衡位置；其中反馈静电力可以是模拟式或者数字式，从而形成模拟闭环检测和数字闭环检测。
[0004] 传统的硅微机械加速度计闭环检测电路采用模拟电路来实现，而模拟器件本身不可避免的引入温漂，还存在噪声、漏电流和抗干扰能力差等多方面问题，从而影响精度。为了进一步改善微加速度计的性能，须采用数字电路实现微加速度计的外围信号处理。目前，包括本实验室在内的国内外相关科研机构已经进行了利用纯模拟电路的方式实现硅微加速度计闭环检测电路的研究，并取得了一定的成果，例如：模拟PID闭环检测电路、连续时间高阶闭环检测电路等。但是随着硅微机械加速度计性能要求的进一步提高，模拟电路在稳定性、灵活性、复杂性和优化性等方面很难满足要求。
发明内容
[0005] 本发明针对现有技术存在的上述不足，提出了一种简单容易实现、稳定性好、可移植性强的基于FPGA的微机电混合ΣΔM加速度计闭环检测电路系统，用于解决现有技术中模拟电路实现的微机械加速度计外围闭环信号处理电路存在的结构复杂、灵活性差、调试难度大、存在噪声和温漂等问题。
[0006] 为实现上述目的及其他相关目的，本发明提供一种基于FPGA的微机电混合ΣΔM加速度计闭环检测电路系统，所述基于FPGA的微机电混合ΣΔM加速度计闭环检测电路系统包括：微机械加速度计、差分电荷放大器组件、高通滤波器、多位模数转换器、FPGA及工作时序控制反馈开关；其中，所述微机械加速度计适于产生电容变化信号；所述差分电荷放大器组件包括输入端及输出端，所述差分电荷放大器组件的输入端与所述微机械加速度计相连接；所述高通滤波器包括输入端及输出端，所述高通滤波器的输入端与所述差分电荷放大器组件的输出端相连接；所述差分电荷放大器组件及所述高通滤波器适于将所述微机械加速度计产生的电容变化信号转换成电压信号并输出；所述多位模数转换器包括输入端及输出端，所述多位模数转换器的输入端与所述高通滤波器的输出端相连接，所述多位模数转换器的输出端与所述FPGA相连接；所述多位模数转换器适于将所述高通滤波器输出的电压信号转换成载波调制高频数字信号并输出；所述FPGA与所述微机械加速度计及所述工作时序控制反馈开关相连接，适于向所述微机械加速度计输入载波，以对所述微机械加速度计产生的电容变化信号进行调制，且适于将所述多位模数转换器输出的载频调制高频数字信号进行ΣΔM滤波处理以得到过采样的1位数字流信号，并将所述过采样的1位数字流信号转化为低采样频率的多位数字信号输出；所述工作时序控制反馈开关包括第一端及第二端，所述工作时序控制反馈开关的第一端与所述FPGA相连接，所述工作时序控制反馈开关的第二端与所述微机械加速度计相连接，适于在所述过采样的1位数字流信号的控制下将反馈电压及接地电压加载至所述微机械加速度计上，以形成高阶数字闭环检测回路。
[0007] 作为本发明的基于FPGA的微机电混合ΣΔM加速度计闭环检测电路系统的一种优选方案，所述微机械加速度计包括：中心质量块、两块平行间隔分布的第一电容极板、两块平行间隔分布的第二电容极板、第一电容及第二电容；所述第一电容极板及所述第二电容极板分别位于所述中心质量块的两侧；所述第一电容的数量为两个，两个所述第一电容并联于所述第一电容极板之间；所述第二电容的数量为两个，两个所述第二电容并联于所述第二电容极板之间。
[0008] 作为本发明的基于FPGA的微机电混合ΣΔM加速度计闭环检测电路系统的一种优选方案，所述工作时序控制反馈开关的第二端分别与所述第一电容极板及所述第二电容极板相连接。
[0009] 作为本发明的基于FPGA的微机电混合ΣΔM加速度计闭环检测电路系统的一种优选方案，所述差分电荷放大器组件包括第一差分电荷放大器组件及第二差分电荷放大器组件；所述第一差分电荷放大器组件的输入端与所述第一电容极板相连接，所述第二差分电荷放大器组件的输入端与所述第二电容极板相连接；所述高通滤波器包括第一高通滤波器及第二高通滤波器；所述第一高通滤波器的输入端与所述第一差分电荷放大器组件的输出端相连接，所述第二高通滤波器的输入端与所述第二差分电荷放大器组件的输出端相连接；所述多位模数转换器包括第一多位模数转换器及第二多位模数转换器；所述第一多位模数转换器的输入端与所述第一高通滤波器的输出端相连接，所述第二多位模数转换器的输入端与所述第二高通滤波器的输出端相连接，且所述第一多位模数转换器及所述第二多位模数转换器的输出端均与所述FPGA相连接。
[0010] 作为本发明的基于FPGA的微机电混合ΣΔM加速度计闭环检测电路系统的一种优选方案，所述第一差分电荷放大器组件包括：第一差分电荷放大器、第一反馈电阻及第一反馈电容；所述第一差分电荷放大器包括正输入端、负输入端及输出端，所述第一差分电荷放大器的正输入端接地，所述第一差分电荷放大器的负输入端与所述第一电容极板相连接，所述第一差分电荷放大器的输出端与所述第一高通滤波器的输入端相连接；所述第一反馈电阻的一端与所述第一差分电荷放大器的负输入端相连接，另一端与所述第一差分电荷放大器的输出端相连接；所述第一反馈电容的一端与所述第一差分电荷放大器的负输入端相连接，另一端与所述第一差分电荷放大器的输出端相连接；所述第二差分电荷放大器组件包括第二差分电荷放大器、第二反馈电阻及第二反馈电容；所述第二差分电荷放大器包括正输入端、负输入端及输出端，所述第二差分电荷放大器的正输入端接地，所述第二差分电荷放大器的负输入端与所述第二电容极板相连接，所述第二差分电荷放大器的输出端与所述第二高通滤波器的输入端相连接；所述第二反馈电阻的一端与所述第二差分电荷放大器的负输入端相连接，另一端与所述第二差分电荷放大器的输出端相连接；所述第二反馈电容的一端与所述第二差分电荷放大器的负输入端相连接，另一端与所述第二差分电荷放大器的输出端相连接。
[0011] 作为本发明的基于FPGA的微机电混合ΣΔM加速度计闭环检测电路系统的一种优选方案，所述FPGA包括：数字解调模块、正弦载波发生器、无约束解耦ΣΔM滤波器、1位量化器及降采样低通滤波器；所述数字调解模块与所述第一多位模数转换器及所述第二多位模数转换器的输出端相连接，适于将所述第一多位模数转换器及所述第二多位模数转换器输出的载波调制高频数字信号调解为低频电压信号；所述正弦载波发生器与所述中心质量块及所述数字调解模块相连接，适于向所述微机械加速度计输入载波及向所述数字调解模块输入数字调解所需的正交信号；所述无约束解耦ΣΔM滤波器包括第一输入端、第二输入端及输出端，所述无约束解耦ΣΔM滤波器的第一输入端与所述数字调解模块相连接；所述1位量化器包括输入端及输出端，所述1位量化器的输入端与所述无约束解耦ΣΔM滤波器的输出端相连接，所述1位量化器的输出端作为无约束解耦ΣΔM滤波器的负反馈与其第二输入端相连接，并与所述工作时序控制反馈开关的第一端及所述降采样低通滤波器相连接，适于依据经过所述无约束解耦ΣΔM滤波器的低频电压信号生成过采样的1位数字流信号，并将所述过采样的1位数字流信号分别输出至所述工作时序控制反馈开关及所述降采样低通滤波器；所述降采样低通滤波器包括输入端及输出端，所述降采样低通滤波器的输入端与所述1位量化器的输出端相连接，适于将所述过采样的1位数字流信号转化为低采样频率的多位数字信号并输出。
[0012] 作为本发明的基于FPGA的微机电混合ΣΔM加速度计闭环检测电路系统的一种优选方案，所述数字调解模块包括：第一LMSD解调器、第二LMSD解调器、第一低通滤波器及第二低通滤波器；所述第一LMSD调解器包括输入端及输出端，所述第一LMSD调解器的输入端与所述第一多位模数转换器的输出端及所述正弦载波发生器相连接；所述第二LMSD调解器包括输入端及输出端，所述第二LMSD调解器的输入端与所述第二多位模数转换器的输出端及所述正弦载波发生器相连接；所述第一低通滤波器包括输入端及输出端，所述第一低通滤波器的输入端与所述第一LMSD调解器的输出端相连接，所述第一低通滤波器的输出端与所述无约束解耦ΣΔM滤波器的输入端相连接；所述第二低通滤波器包括输入端及输出端，所述第二低通滤波器的输入端与所述第二LMSD调解器的输出端相连接，所述第二低通滤波器的输出端与所述无约束解耦ΣΔM滤波器的输入端相连接。
[0013] 作为本发明的基于FPGA的微机电混合ΣΔM加速度计闭环检测电路系统的一种优选方案，所述正弦载波发生器为基于DDS的正弦载波发生器，包括：数控振荡器及与所述数控振荡器相连接的第三低通滤波器。
[0014] 作为本发明的基于FPGA的微机电混合ΣΔM加速度计闭环检测电路系统的一种优选方案，所述数控振荡器包括：累加器、相位寄存器、相位累加器、频率控制字、波形存储查找表及时钟；所述相位寄存器包括输入端及输出端，所述相位寄存器的输入端与所述累加器、所述时钟相连接；所述相位累加器包括输入端及输出端，所述相位累加器的输入端与所述频率控制字、所述时钟及所述相位寄存器的输出端相连接，所述相位累加器的输出端与所述相位寄存器的输入端相连接；所述波形存储查找表包括输入端及输出，所述波形存储查找表的输入端与所述时钟及所述相位累加器的输出端相连接，所述波形存储查找表的输出端与所述第三低通滤波器相连接。
[0015] 作为本发明的基于FPGA的微机电混合ΣΔM加速度计闭环检测电路系统的一种优选方案，所述无约束解耦ΣΔM滤波器包括：第一数字积分器、第二数字积分器、第一前馈通道、第二前馈通道、第一反馈通道及第二反馈通道；所述第一数字积分器包括输入端及输出端，所述第一数字积分器的输入端与所述第一低通滤波器及所述第二低通滤波器的输出端相连接；所述第二数字积分器包括输入端及输出，所述第二数字积分器的输入端与所述第一数字积分器的输出端相连接，所述第二数字积分器的输出端与所述1位量化器的输入端相连接；所述第一前馈通道包括输入端及输出端，所述第一前馈通道的输入端与所述第二数字积分器的输出端相连接，所述第一前馈通道的输出端与所述第一数字积分器的输入端相连接；所述第二前馈通道包括输入端及输出端，所述第二前馈通道的输入端与所述第一低通滤波器及所述第二低通滤波器的输出端相连接，所述第二前馈通道的输出端与所述第二数字积分器的输入端相连接；所述第一反馈通道包括输入端及输出端，所述第一反馈通道的输入端与所述1位量化器的输出端相连接，所述第一反馈通道的输出端与所述第一数字积分器的输入端相连接；所述第二反馈通道包括输入端及输出端，所述第二反馈通道的输入端与所述1位量化器的输出端相连接，所述第二反馈通道的输出端与所述第二数字积分器的输入端相连接。
[0016] 作为本发明的基于FPGA的微机电混合ΣΔM加速度计闭环检测电路系统的一种优选方案，所述降采样低通滤波器为Sincn结构，包括依次连接的积分部分、降采样部分及差分部分。
[0017] 本发明的一种基于FPGA的微机电混合ΣΔM加速度计闭环检测电路系统具有以下有益效果：
[0018] 1.相较于以往的硅微机械加速度计闭环电路数字化，本发明提供了一种比较完善的数字化微机电混合ΣΔM闭环检测电路系统，最大化的采用了数字电路对信号进行处理，从而减少模拟电路存在温度漂移、噪声、参数误差等带来的影响。由于采用数字电路来对信号进行处理，使得ΣΔM环路滤波器等其他电路模块稍加改动就可以适用于不同的微加速度计，具有很好的灵活性。
[0019] 2.本发明中的无约束解耦ΣΔM滤波器是无约束解耦结构，与加速度计串联形成微机电混合四阶ΣΔM系统，具有四阶噪声整形特征，环路中不需要使用相位补偿器来使得闭环回路稳定。且该无约束解耦结构ΣΔM滤波器简单容易实现，占用的硬件资源较少，并且其噪声整形传递函数(NTF)与加速度计参数不相关，降低了微机械加工误差对整个电路系统的影响。
附图说明
[0020] 图1显示为本发明的基于FPGA的微机电混合ΣΔM加速度计闭环检测电路系统的接口示意图。
[0021] 图2显示为本发明的基于FPGA的微机电混合ΣΔM加速度计闭环检测电路系统中的差分电荷放大器组件的结构示意图。
[0022] 图3显示为本发明的基于FPGA的微机电混合ΣΔM加速度计闭环检测电路系统中第一高通滤波器及第二高通滤波器的结构示意图。
[0023] 图4显示为本发明的基于FPGA的微机电混合ΣΔM加速度计闭环检测电路系统中正弦载波发生器的结构示意图。
[0024] 图5显示为本发明的基于FPGA的微机电混合ΣΔM加速度计闭环检测电路系统中无约束解耦ΣΔM滤波器的结构示意图。
[0025] 图6显示为本发明的基于FPGA的微机电混合ΣΔM加速度计闭环检测电路系统形成的闭环回路中仿真输出噪声功率谱密度图。
[0026] 图7显示为本发明的基于FPGA的微机电混合ΣΔM加速度计闭环检测电路系统中降采样低通滤波器的结构示意图。
[0027] 图8显示为本发明的基于FPGA的微机电混合ΣΔM加速度计闭环检测电路系统中时分复用工作时序图。
[0028] 元件标号说明
[0029] 1 微机械加速度计
[0030] 11 中心质量块
[0031] 12 第一电容极板
[0032] 13 第二电容极板
[0033] 21 第一差分电荷放大器组件
[0034] 211 第一差分电荷放大器
[0035] 22 第二差分电荷放大器组件
[0036] 221 第二差分电荷放大器
[0037] 31 第一高通滤波器
[0038] 311 第三差分电荷放大器
[0039] 32 第二高通滤波器
[0040] 41 第一多位模数转换器
[0041] 42 第二多位模数转换器
[0042] 5 FPGA
[0043] 51 数字解调模块
[0044] 511 第一LMSD解调器
[0045] 512 第二LMSD解调器
[0046] 513 第一低通滤波器
[0047] 514 第二低通滤波器
[0048] 52 正弦载波器
[0049] 521 数控振荡器
[0050] 5211 累加器
[0051] 5212 相位寄存器
[0052] 5213 相位累加器
[0053] 5214 频率控制字
[0054] 5215 波形存储查找表
[0055] 5216 时钟
[0056] 522 第三低通滤波器
[0057] 53 无约束解耦Σ△M滤波器
[0058] 54 1位量化器
[0059] 55 降采样低通滤波器
[0060] 551 积分部分
[0061] 552 降采样部分
[0062] 553 差分部分
[0063] 6 工作时序控制反馈开关
具体实施方式
[0064] 以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
[0065] 请参阅图1至图8。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，虽图示中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
[0066] 请参阅图1，本发明提供一种基于FPGA的微机电混合ΣΔM加速度计闭环检测电路系统，所述基于FPGA的微机电混合ΣΔM加速度计闭环检测电路系统包括：微机械加速度计1、差分电荷放大器组件、高通滤波器、多位模数转换器(A/D)、FPGA(Field－Programmable Gate Array，现场可编程门阵列)5及工作时序控制反馈开关6；其中，所述微机械加速度计1适于产生电容变化信号；所述差分电荷放大器组件包括输入端及输出端，所述差分电荷放大器组件的输入端与所述微机械加速度计1相连接；所述高通滤波器包括输入端及输出端，所述高通滤波器的输入端与所述差分电荷放大器组件的输出端相连接；所述差分电荷放大器组件及所述高通滤波器适于将所述微机械加速度计产生的电容变化信号转换成电压信号并输出；所述多位模数转换器包括输入端及输出端，所述多位模数转换器的输入端与所述高通滤波器的输出端相连接，所述多位模数转换器的输出端与所述FPGA5相连接；所述多位模数转换器适于将所述高通滤波器输出的电压信号转换成载波调制高频数字信号并输出；所述FPGA5与所述微机械加速度计1及所述工作时序控制反馈开关6相连接，适于向所述微机械加速度计1输入载波，以对所述微机械加速度计1产生的电容变化信号进行调制，且适于将所述多位模数转换器输出的载波调制高频数字信号进行ΣΔM滤波处理以得到过采样的1位数字流信号B1，并将所述过采样的1位数字流信号B1转化为低采样频率的多位数字信号B2输出；所述工作时序控制反馈开关6包括第一端及第二端，所述工作时序控制反馈开关6的第一端与所述FPGA5相连接，所述工作时序控制反馈开关6的第二端与所述微机械加速度计1相连接，适于在所述过采样的1位数字流信号B1的控制下将反馈电压Vfb及0V接地电压加载至所述微机械加速度计1上，以形成高阶数字闭环检测回路。
[0067] 作为示例，所述微机械加速度计1包括：中心质量块11、两块平行间隔分布的第一电容极板12、两块平行间隔分布的第二电容极板13、第一电容及第二电容；其中，所述中心质量块11被输入频率为fm的载波，在一示例中，所述中心质量块11为质量m为1.59μg，阻尼系数b为5.25×10-3Ns/m，刚度系数k为99N/m；所述第一电容极板12及所述第二电容极板13分别位于所述中心质量块11的两侧；所述第一电容的数量为两个，两个所述第一电容C11、C12并联于所述第一电容极板12之间；所述第二电容的数量为两个，两个所述第二电容C21、C22并联于所述第二电容极板13之间；所述第一电容极板12及所述第二电容极板13用于检测所述第一电容及所述第二电容的电容变化，并用于加载反馈电压；检测和反馈采用时分复用的工作机制，即在一个工作周期Ts内，其中0.8Ts为检测工作周期，另外0.2Ts为反馈工作周期。
[0068] 作为示例，所述工作时序控制反馈开关6的第二端分别与所述第一电容极板12及所述第二电容极板13相连接。
[0069] 作为示例，所述差分电荷放大器组件包括第一差分电荷放大器组件21及第二差分电荷放大器组件22；所述第一差分电荷放大器组件21的输入端与所述第一电容极板12相连接，所述第二差分电荷放大器组件22的输入端与所述第二电容极板13相连接；所述高通滤波器包括第一高通滤波器31及第二高通滤波器32；所述第一高通滤波器31的输入端与所述第一差分电荷放大器组件21的输出端相连接，所述第二高通滤波器32的输入端与所述第二差分电荷放大器组件22的输出端相连接；所述多位模数转换器包括第一多位模数转换器41及第二多位模数转换器42；所述第一多位模数转换器41的输入端与所述第一高通滤波器31的输出端相连接，所述第二多位模数转换器42的输入端与所述第二高通滤波器32的输出端相连接，且所述第一多位模数转换器41及所述第二多位模数转换器42的输出端均与所述FPGA5相连接。
[0070] 作为示例，请参阅图2，所述第一差分电荷放大器组,21包括：第一差分电荷放大器211、第一反馈电阻Rf及第一反馈电容Cf；所述第一差分电荷放大器211包括正输入端、负输入端及输出端，所述第一差分电荷放大器211的正输入端接地，所述第一差分电荷放大器
211的负输入端与所述第一电容极板12相连接，所述第一差分电荷放大器211的输出端与所述第一高通滤波器31的输入端相连接；所述第一反馈电阻Rf的一端与所述第一差分电荷放大器211的负输入端相连接，另一端与所述第一差分电荷放大器211的输出端相连接；所述第一反馈电容Cf的一端与所述第一差分电荷放大器211的负输入端相连接，另一端与所述第一差分电荷放大器211的输出端相连接；所述第二差分电荷放大器组件22包括第二差分电荷放大器221、第二反馈电阻Rf及第二反馈电容Cf；所述第二差分电荷放大器221包括正输入端、负输入端及输出端，所述第二差分电荷放大器221的正输入端接地，所述第二差分电荷放大器221的负输入端与所述第二电容极板13相连接，所述第二差分电荷放大器221的输出端与所述第二高通滤波器32的输入端相连接；所述第二反馈电阻Rf的一端与所述第二差分电荷放大器221的负输入端相连接，另一端与所述第二差分电荷放大器221的输出端相连接；所述第二反馈电容Cf的一端与所述第二差分电荷放大器221的负输入端相连接，另一端与所述第二差分电荷放大器221的输出端相连接。
[0071] 在一示例中，所述第一反馈电阻Rf及所述第二反馈电阻Rf的阻值均为100M欧姆，所述第一反馈电容Cf及所述第二反馈电容Cf均为可变电容，其中心值为1pF，用于调整两路差分检测信号的对称性。
[0072] 作为示例，所述第一差分电荷放大器211输出端输出的电压为：
[0073]
[0074] 其中，C11和C12为所述第一电容极板12的总电容值，在一示例中，所述第一电容极板12的总电容值为2.5fF，ΔC为电容变化量。
[0075] 作为示例，所述第二差分电荷放大器221输出端输出的电压为：
[0076]
[0077] 其中，C21和C22为所述第二电容极板13的总电容值，在一示例中，所述第二电容极板13的总电容为2.5fF，ΔC为电容变化量。
[0078] 作为示例，所述FPGA5包括：数字解调模块51、正弦载波发生器52、无约束解耦ΣΔM滤波器53、1位量化器54及降采样低通滤波器55；所述数字调解模块51与所述第一多位模数转换器41及所述第二多位模数转换器42的输出端相连接，适于将所述第一多位模数转换器41及所述第二多位模数转换器42输出的载波调制高频数字信号调解为低频电压信号；所述正弦载波发生器52与所述中心质量块11及所述数字调解模块51相连接，适于向所述微机械加速度计1中的所述中心质量块11输入频率为fm的载波及向所述数字调解模块51输入数字调解所需的正交信号，在一示例中，所述正弦载波发生器向所述中心质量块11输入的载波的频率可以为但不仅限于2MHz；所述无约束解耦ΣΔM滤波器53包括第一输入端、第二输入端及输出端，所述无约束解耦ΣΔM滤波器53的第一输入端与所述数字调解模块51相连接；所述1位量化器54包括输入端及输出端，所述1位量化器54的输入端与所述无约束解耦ΣΔM滤波器53的输出端相连接，所述1位量化器54的输出端作为无约束解耦ΣΔM滤波器的负反馈与其第二输入端相连接，并与所述工作时序控制反馈开关6的第一端及所述降采样低通滤波器55相连接，适于依据经过所述无约束解耦ΣΔM滤波器53的低频电压信号生成过采样的1位数字流信号B1，并将所述过采样的1位数字流信号B1分别输出至所述工作时序控制反馈开关6及所述降采样低通滤波器55；所述降采样低通滤波器55包括输入端及输出端，所述降采样低通滤波器55的输入端与所述1位量化器54的输出端相连接，适于将所述过采样的1位数字流信号B1转化为采样频率为fs/32的24位数字信号B2并输出。
[0079] 作为示例，所述数字调解模块51包括：第一LMSD解调器511、第二LMSD解调器512、第一低通滤波器513及第二低通滤波器514；所述第一LMSD调解器511包括输入端及输出端，所述第一LMSD调解器511的输入端与所述第一多位模数转换器41的输出端及所述正弦载波发生器52相连接；所述第二LMSD调解器512包括输入端及输出端，所述第二LMSD调解器512的输入端与所述第二多位模数转换器42的输出端及所述正弦载波发生器52相连接；所述第一低通滤波器513包括输入端及输出端，所述第一低通滤波器513的输入端与所述第一LMSD调解器511的输出端相连接，所述第一低通滤波器513的输出端与所述无约束解耦ΣΔM滤波器53的输入端相连接；所述第二低通滤波器514包括输入端及输出端，所述第二低通滤波器514的输入端与所述第二LMSD调解器512的输出端相连接，所述第二低通滤波器514的输出端与所述无约束解耦ΣΔM滤波器53的输入端相连接。
[0080] 作为示例，所述第一低通滤波器513及所述第二低通滤波器514可以为但不仅限于FIR低通滤波器。
[0081] 作为示例，如图3所示，所述第一高通滤波器31及所述第二高通滤波器32均可以为但不仅限于四阶巴特沃兹高通滤波器，均包括电容C1、C2、C3、C4、C5、C6，电阻R1、R2、R3、R4及第三差分电荷放大器311；该结构相对简单，每一级均能够单独调节；其中，在一示例中，所述第一高通滤波器31及所述第二高通滤波器32的截止频率fh1＝100kHz，通带增益为1，C1＝C2＝C4＝C6＝140pF，C3＝C5＝280pF，R2＝R4＝16k欧姆，R1＝R3＝4k欧姆。
[0082] 作为示例，请参阅图4，所述正弦载波发生器52为基于DDS的正弦载波发生器，所述正弦载波发生器52包括：数控振荡器521及与所述数控振荡器521相连接的第三低通滤波器522，为所述微机械加速度计1提供载波和数字解调所需要的正交信号；所述数字调解模块
51采用步长可调的最小均方差解调(LMSD)，将所述正弦载波发生器52产生的信号作为参考信号解调被调制的有用信号。
[0083] 作为示例，所述数控振荡器521包括：累加器5211、相位寄存器5212、相位累加器5213、频率控制字5214、波形存储查找表5215及时钟5216；所述相位寄存器5212包括输入端及输出端，所述相位寄存器5212的输入端与所述累加器5211、所述时钟5216相连接；所述相位累加器5213包括输入端及输出端，所述相位累加器5213的输入端与所述频率控制字
5214、所述时钟5216及所述相位寄存器5212的输出端相连接，所述相位累加器5213的输出端与所述相位寄存器5212的输入端相连接；所述波形存储查找表5215包括输入端及输出，所述波形存储查找表5215的输入端与所述时钟5216及所述相位累加器5213的输出端相连接，所述波形存储查找表5215的输出端与所述第三低通滤波器522相连接。每一个时钟5216的脉冲Fclk到来时候，所述相位累加器5213将频率控制字M与所述相位寄存器5212输出的数据相加，并把结果送入所述相位寄存器5212的输入端。所述相位寄存器5212将上一周期产生的相位数据输入到所述波形存储查找表5215，所述波形存储查找表5215基于此相位数据输出对应的波形数据，所述累加器5211累加满量程之后产生溢出，则完成了输出信号一个周期。其中输出信号的频率表达式为：
[0084] fout＝(M/2N)×Fclk
[0085] 若令所述累加器5211的位数N＝16位，频率控制字M＝1024，所述时钟5216频率为128MHz，输出的载波和正交解调信号的频率为2MHz。
[0086] 作为示例，所述第三低通滤波器522可以为但不仅限于FIR低通滤波器。
[0087] 作为示例，请参阅图5，所述无约束解耦Σ△M滤波器包括：第一数字积分器第二数字积分器 第一前馈通道B、第二前馈通道C、第一反馈通道D及第二反馈通道E；所述第一数字积分器 包括输入端及输出端，所述第一数字积分器
的输入端与所述第一低通滤波器31及所述第二低通滤波器32的输出端相连接；所述第二数字积分器 包括输入端及输出，所述第二数字积分器 的输入端与所述第
一数字积分器 的输出端相连接，所述第二数字积分器 的输出端与所述1位量
化器54的输入端相连接；所述第一前馈通道包B括输入端及输出端，所述第一前馈通道B的输入端与所述第二数字积分器 的输出端相连接，所述第一前馈通道B的输出端与所述第一数字积分器 的输入端相连接；所述第二前馈通道C包括输入端及输出端，所述第二前馈通道C的输入端与所述第一低通滤波器31及所述第二低通滤波器32的输出端相连接，所述第二前馈通道C的输出端与所述第二数字积分器 的输入端相连接；所述第一反馈通道D包括输入端及输出端，所述第一反馈通道D的输入端与所述1位量化器54的输出端相连接，所述第一反馈通道D的输出端与所述第一数字积分器 的输入端相连接；所述第二反馈通道E包括输入端及输出端，所述第二反馈通道E的输入端与所述1位量化器54的输出端相连接，所述第二反馈通道E的输出端与所述第二数字积分器 的输入端相连接。所述无约束解耦ΣΔM滤波器与所述微机械加速度计1串联形成四阶微机电混合ΣΔM数字闭环力反馈回路，其中，图5中，位于所述无约束解耦ΣΔM滤波器的虚框内包括所述微机械加速度计1传递函数、所述第一差分电荷放大器21、所述第二差分电荷放大器、所述第一高通滤波器31、所述第二高通滤波器32、所述第一多位模数转换器41及所述第二多位模数转换器42等结构，对环路内量化噪声Q11、Q12、Q22和电噪声E11、E12进行四阶整形抑制。在本发明的闭环检测电路系统中噪声抑制传感函数(NTF)的零极点分布表达式为：
[0088]
[0089] 其中，两个复共轭零点zm和 由所述微机械加速度计结构参数决定，其表达式为：
[0090]
[0091] 其中，fs为采样频率，fx和Qx分别为加速度计的谐振频率和品质因素。
[0092] 为了进一步提高带宽内噪声抑制能力，所述无约束解耦ΣΔM滤波器的第一前馈通道B引入一个虚拟电振荡器R1，可以在带宽内产生一个“波谷”噪声整形区域，环路内量化噪声Q11、Q12、Q22，带宽内噪声基底-150dB，所述无约束解耦ΣΔM滤波器与所述微机械加速度计1串联形成四阶微机电混合ΣΔM数字闭环力反馈回路输出噪声功率谱密度特性如图6所示。由所述虚拟振荡器R1产生的两个共轭复零点ze和 表达式为：
[0093]
[0094] 所述第一前馈通道B、所述第二前馈通道C、所述第一反馈通道D及所述第二反馈通道E决定了极点z1， z2和 因此极点与所述微加速度计1的结构参数无关，所述无约束解耦ΣΔM滤波器稳定性与所述微机械加速度计1的参数相互解耦。
[0095] 在一示例中，所述无约束解耦ΣΔM滤波器与所述微机械加速度计1串联形成四阶微机电混合ΣΔM数字闭环力反馈回路的采样频率fs＝1MHz，所述微机械加速度计1的谐振频率fx＝1315Hz，品质因素Q＝2.5，其闭环回路中噪声整形传递函数NTF的共轭零点zm和的表达式为：
[0096] e-0.000526π[cos(2π×0.001315)±i sin(2π×0.001315)]
[0097] ze和 的表达式为：
[0098] cos(2π×0.001315)±i sin(2π×0.001315)
[0099] 作为示例，请参阅图7，所述降采样低通滤波器55为Sincn结构，包括依次连接的积分部分551、降采样部分552及差分部分553，用于将采样的1位数字流信号B1高频部分的整形噪声予以滤除并降低采样率；所述降采样低通滤波器55的表达式为：
[0100]
[0101] 其中，N是滤波器阶数，R是降采样系数，D是延时系数。
[0102] 在一示例中，所述降采样低通滤波器55采用六阶Sinc6结构，其中，所述积分部分551包括六个积分器 所述差分部分553包括六个差分差分器 低通截止频率为
1kHz，降采样系数为32，延时系数为1，经过所述降采样低通滤波器55之后最终输出24位的数字信号B2的采样频率为fs1＝1MHz/32＝31250Hz。
[0103] 作为示例，基于FPGA的微机电混合ΣΔM加速度计闭环检测电路系统的时分复用控制机制的时序如图8所示，系统主时钟为128Mhz经过32倍分频得到4MHz的工作时钟，在0.25μs的一个工作时钟内，0.2μs用于检测工作周期，无反馈电压加载；0.05μs用于反馈工作周期，+9V的反馈电压Vfb和0V的接地电压通过控制交替加载到所述第一电容极板12及所述第二电容极板13上，数字式反馈静电力作用于所述中心质量块11上将其拉回到中心位置。
[0104] 综上所述，本发明提供一种基于FPGA的微机电混合ΣΔM加速度计闭环检测电路系统，所述基于FPGA的微机电混合ΣΔM加速度计闭环检测电路系统包括：微机械加速度计、差分电荷放大器、高通滤波器、多位模数转换器、FPGA及工作时序控制反馈开关；其中，所述微机械加速度计适于产生电容变化信号；所述差分电荷放大器包括正输入端、负输入端及输出端，所述差分电荷放大器的正输入端接地，所述差分电荷放大器的负输入端与所述微机械加速度计相连接；所述高通滤波器包括输入端及输出端，所述高通滤波器的输入端与所述差分电荷放大器的输出端相连接；所述差分电荷放大器及所述高通滤波器适于将所述微机械加速度计产生的电容变化信号转换成电压信号并输出；所述多位模数转换器包括输入端及输出端，所述多位模数转换器的输入端与所述高通滤波器的输出端相连接，所述多位模数转换器的输出端与所述FPGA相连接；所述多位模数转换器适于将所述高通滤波器输出的电压信号转换成载波调制高频数字信号并输出；所述FPGA与所述微机械加速度计及所述工作时序控制反馈开关相连接，适于向所述微机械加速度计输入载波，以对所述微机械加速度计产生的电容变化信号进行调制，且适于将所述多位模数转换器输出的载波调制高频数字信号进行ΣΔM滤波处理以得到过采样的1位数字流信号，并将所述过采样的1位数字流信号转化为低采样频率的多位数字信号输出；所述工作时序控制反馈开关包括第一端及第二端，所述工作时序控制反馈开关的第一端与所述FPGA相连接，所述工作时序控制反馈开关的第二端与所述微机械加速度计相连接，适于在所述过采样的1位数字流信号的控制下将反馈电压及接地电压加载至所述微机械加速度计上，以形成高阶数字闭环检测回路。本发明的一种基于FPGA的微机电混合ΣΔM加速度计闭环检测电路系统具有以下有益效果：相较于以往的硅微机械加速度计闭环电路数字化，本发明提供了一种比较完善的数字化微机电混合ΣΔM闭环检测电路系统，最大化的采用了数字电路对信号进行处理，从而减少模拟电路存在温度漂移、噪声、参数误差等带来的影响。由于采用数字电路来对信号进行处理，使得ΣΔM环路滤波器等其他电路模块稍加改动就可以适用于不同的微加速度计，具有很好的灵活性；本发明中的无约束解耦ΣΔM滤波器是无约束解耦结构，与加速度计串联形成微机电混合四阶Σ△M系统，具有四阶噪声整形特征，环路中不需要使用相位补偿器来使得闭环回路稳定。且该无约束解耦结构ΣΔM滤波器简单容易实现，占用的硬件资源较少，并且其噪声整形传递函数(NTF)与加速度计参数不相关，降低了微机械加工误差对整个电路系统的影响。
[0105] 上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。
