一种数字整形电路

摘要

本发明公开了一种数字整形电路。本实施例提供的数字整形电路包括：有效下降沿检测装置和低电平恢复装置；有效下降沿检测装置用于根据模拟解调电路输出的解调包络信号和载波时钟对解调包络信号进行整形，对整形后得到的下降沿信号进行伪低电平滤除处理，输出有效下降沿信号，并将有效下降沿信号传输给低电平恢复装置；低电平恢复装置用于根据有效下降沿信号和载波时钟，生成整形包络信号。本发明解决了现有技术中对非接触式IC卡的解码普遍存在解码电路的容错能力较差，以及解码电路防伪低电平的能力较差的问题。

权利要求

1.一种数字整形电路，其特征在于，包括：有效下降沿检测装置和低电平恢复装置；

所述有效下降沿检测装置用于根据模拟解调电路输出的解调包络信号和载波时钟对所述解调包络信号进行整形，对整形后得到的下降沿信号进行伪低电平滤除处理，输出有效下降沿信号，并将所述有效下降沿信号传输给所述低电平恢复装置；

所述低电平恢复装置用于根据所述有效下降沿信号和所述载波时钟，生成整形包络信号；

其中，所述有效下降沿检测装置包括下降沿检测单元、伪低电平滤除单元和第一逻辑单元；

其中，所述下降沿检测单元包括第一寄存器、第二寄存器和第二逻辑单元，所述第一寄存器的输入包括所述载波时钟和所述解调包络信号，所述第二寄存器的输入包括所述载波时钟和所述第一寄存器输出的第一延时信号，所述第二逻辑单元的输入包括所述第一延时信号和所述第二寄存器输出的第二延时信号，所述第二逻辑单元的输出为对所述解调包络信号进行整形后的所述下降沿信号；

所述伪低电平滤除单元包括第一计数器和第三寄存器，所述第一计数器的输入包括所述载波时钟和所述第一逻辑单元的输出，所述第三寄存器的输入包括所述载波时钟和所述第一计数器输出的第一计数信号，所述第三寄存器的输出为滤伪低电平信号；

所述第一逻辑单元为第一与门，所述第一逻辑单元的输入包括所述滤伪低电平信号和所述下降沿信号，输出为所述有效下降沿信号；

所述低电平恢复装置包括第二计数器、第三逻辑单元和第四寄存器；

其中，所述第二计数器的输入包括所述有效下降沿信号和所述载波时钟，所述第三逻辑单元的输入包括所述有效下降沿信号、所述第二计数器输出的第二计数信号和所述第四寄存器的输出，所述第四寄存器的输入包括所述载波时钟和所述第三逻辑单元的输出，所述第四寄存器的输出为所述整形包络信号。

2.根据权利要求1所述的数字整形电路，其特征在于，所述第二逻辑单元包括或门和第二与门，所述或门的输入为所述第一延迟信号，所述第一与门的输入为所述第二延时信号和所述或门的输出，所述第二与门的输出为所述下降沿信号。

3.根据权利要求1所述的数字整形电路，其特征在于，所述第一计数器用于在每个有效下降沿信号到来时，对所述载波时钟进行预置数量的计数后，输出所述第一计数信号。

4.根据权利要求1所述的数字整形电路，其特征在于，所述第一计数器为6比特计数器。

5.根据权利要求1所述的数字整形电路，其特征在于，所述第三逻辑单元包括第一或非门和第二或非门，所述第一或非门的输入包括所述第二计数信号和所述第四寄存器的输出，所述第二或非门的输入包括所述有效下降沿信号和所述第一或非门的输出，所述第二或非门的输出为所述第三逻辑单元的输出。

6.根据权利要求1所述的数字整形电路，其特征在于，所述第二计数器用于在每个有效下降沿信号到来时，对所述载波时钟进行预置数量的计数后，输出所述第二计数信号，其中，所述预置数量的载波时钟的计数时间为0.25比特传输持续的时间。

7.根据权利要求1所述的数字整形电路，其特征在于，所述第二计数器为4比特计数器。

8.根据权利要求1～7中任一项所述的数字整形电路，其特征在于，所述数字整形电路还包括速率选择装置，所述速率选择装置的输入包括所述整形包络信号、解调包络信号和速率选择信号，所述数字整形电路用于根据输入到所述速率选择装置中的速率选择信号，选择所述整形包络信号或所述解调包络信号，并通过所述速率选择装置输出所选择的包络信号。

说明书

一种数字整形电路

技术领域

[0001] 本发明涉及解码技术和数字电路技术领域，尤指一种数字整形电路。

背景技术

[0002] 非接触式集成电路(Integrated Circuit Card，简称为：IC)卡已经普遍应用于用户的日常生活中，例如各种类型的公交卡、居民健康卡、身份证卡、金融IC卡、近场通信(Near Field Communication，简称为：NFC)设备和射频识别(Radio  Frequency Identification，简称为：RFID)电子标签等。

[0003] 国际标准化组织(International Organisation for Standardisation，简称为：ISO)和国际电子技术委员会(International Electrotechnical Commission，简称为：
IEC)制定了非接触式IC卡的国际标准，即ISO/IEC14443协议。以ISO/IEC14443协议中的定义的TPYEA型卡为例予以说明，在TPYEA型卡与读卡器的信息交互中，读卡器以修正密勒码(也称延迟调制码)的格式下发数据信息；在信息的下行通路中，修正密勒码的质量受诸多因素的影响，如场强是否稳定、模拟电路解调是否准确、速率的差异等，通常地，受上述各种因素的影响，信息到达TPYEA型卡的芯片内部后，信息质量会降低，表现为密勒编码的低电平(pause)会被扩展、被压缩或者解调生成伪低电平，从而导致解码错误。显然地，非接触通信相对于接触通信来说，容易受到环境的干扰，稳定性较差，因此，如何在复杂的环境中实现非接触式IC卡的准确解码是目前亟需解决的问题。

[0004] 现有技术中对非接触式IC卡的解码普遍存在解码电路的容错能力较差，以及解码电路防伪低电平的能力较差的问题。

发明内容

[0005] 为了解决上述技术问题，本发明提供了一种数字整形电路，以解决现有技术中对非接触式IC卡的解码普遍存在解码电路的容错能力较差，以及解码电路防伪低电平的能力较差的问题。

[0006] 第一方面，本发明提供的一种数字整形电路，包括：有效下降沿检测装置和低电平恢复装置；

[0007] 所述有效下降沿检测装置用于根据模拟解调电路输出的解调包络信号和载波时钟对所述解调包络信号进行整形，对整形后得到的下降沿信号进行伪低电平滤除处理，输出有效下降沿信号，并将所述有效下降沿信号传输给所述低电平恢复装置；

[0008] 所述低电平恢复装置用于根据所述有效下降沿信号和所述载波时钟，生成整形包络信号。

[0009] 在第一方面的第一种可能的实现方式中，所述有效下降沿检测装置包括下降沿检测单元、伪低电平滤除单元和第一逻辑单元；

[0010] 其中，所述下降沿检测单元包括第一寄存器、第二寄存器和第二逻辑单元，所述第一寄存器的输入包括所述载波时钟和所述解调包络信号，所述第二寄存器的输入包括所述载波时钟和所述第一寄存器输出的第一延时信号，所述第二逻辑单元的输入包括所述第一延时信号和所述第二寄存器输出的第二延时信号，所述第二逻辑单元的输出为对所述解调包络信号进行整形后的所述下降沿信号；

[0011] 所述伪低电平滤除单元包括第一计数器和第三寄存器，所述第一计数器的输入包括所述载波时钟和所述第一逻辑单元的输出，所述第三寄存器的输入包括所述载波时钟和所述第一计数器输出的第一计数信号，所述第三寄存器的输出为滤伪低电平信号；

[0012] 所述第一逻辑单元为第一与门，所述第一逻辑单元的输入包括所述滤伪低电平信号和所述下降沿信号，输出为所述有效下降沿信号。

[0013] 根据第一方面的第一种可能的实现方式，在第二种可能的实现方式中，所述第二逻辑单元包括或门和第二与门，所述或门的输入为所述第一延迟信号，所述第一与门的输入为所述第二延时信号和所述或门的输出，所述第二与门的输出为所述下降沿信号。

[0014] 根据第一方面的第一种可能的实现方式，在第三种可能的实现方式中，所述第一计数器用于在每个有效下降沿信号到来时，对所述载波时钟进行预置数量的计数后，输出所述第一计数信号。

[0015] 根据第一方面的第一种可能的实现方式，在第四种可能的实现方式中，所述第一计数器为6比特计数器。

[0016] 在第一方面的第五种可能的实现方式中，所述低电平恢复装置包括第二计数器、第三逻辑单元和第四寄存器；

[0017] 其中，所述第二计数器的输入包括所述有效下降沿信号和所述载波时钟，所述第三逻辑单元的输入包括所述有效下降沿信号、所述第二计数器输出的第二计数信号和所述第四寄存器的输出，所述第四寄存器的输入包括所述载波时钟和所述第三逻辑单元的输出，所述第四寄存器的输出为所述整形包络信号。

[0018] 根据第一方面的第五种可能的实现方式，在第六种可能的实现方式中，所述第三逻辑单元包括第一或非门和第二或非门，所述第一或非门的输入包括所述第二信号和所述第四寄存器的输出，所述第二或非门的输入包括所述有效下降沿信号和所述第一或非门的输出，所述第二或非门的输出为所述第三逻辑单元的输出。

[0019] 根据第一方面的第五种可能的实现方式，在第七种可能的实现方式中，所述第二计数器用于在每个有效下降沿信号到来时，对所述载波时钟进行预置数量的计数后，输出所述第二计数信号，其中，所述预置数量的载波时钟的计数时间为0.25比特传输持续的时间。

[0020] 根据第一方面的第五种可能的实现方式，在第八种可能的实现方式中，所述第二计数器为4比特计数器。

[0021] 根据第一方面、第一方面的第一种到第八种可能的实现方式中任意一种，在第九种可能的实现方式中，所述数字整形电路还包括速率选择装置，所述速率选择装置的输入包括所述整形包络信号、解调包络信号和速率选择信号，所述数字整形电路用于根据输入到所述速率选择装置中的速率选择信号，选择所述整形包络信号或所述解调包络信号，并通过所述速率选择装置输出所选择的包络信号。

[0022] 本发明提供的数字整形电路，通过有效下降沿检测装置对模拟解调电路输出的解调包络信号进行整形，并滤除整形后的下降沿信号中的伪下降沿，得到有效下降沿信号，再通过低电平恢复装置进行低电平的恢复处理，可以获取到与原始包络信号接近程度较高的整形包络信号，实现了对解调包络信号去除伪低电平，从而获得接近理想要求的包络信号，滤除伪低电平的处理方式同时可以提高数字整形电路的容错能力；本发明解决了现有技术中对非接触式IC卡的解码普遍存在解码电路的容错能力较差，以及解码电路防伪低电平的能力较差的问题。

附图说明

[0023] 附图用来提供对本发明技术方案的进一步理解，并且构成说明书的一部分，与本申请的实施例一起用于解释本发明的技术方案，并不构成对本发明技术方案的限制。

[0024] 图1为本发明实施例提供的一种数字整形电路的结构示意图；

[0025] 图2为图1所示实施例提供的数字整形电路的应用场景示意图；

[0026] 图3为图1所示实施例提供的数字整形电路中一种有效下降沿检测装置的结构示意图；

[0027] 图4为ISO/IEC14443协议所定义的一种包络信号的示意图；

[0028] 图5为图1所示实施例提供的数字整形电路中一种低电平恢复装置的结构示意图；

[0029] 图6为图1所示实施例提供的数字整形电路的信号示意图；

[0030] 图7为本发明实施例提供的另一种数字整形电路的结构示意图。

具体实施方式

[0031] 为使本发明的目的、技术方案和优点更加清楚明白，下文中将结合附图对本发明的实施例进行详细说明。需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互任意组合。

[0032] 在附图的流程图示出的步骤可以在诸如一组计算机可执行指令的计算机系统中执行。并且，虽然在流程图中示出了逻辑顺序，但是在某些情况下，可以以不同于此处的顺序执行所示出或描述的步骤。

[0033] 上述已经介绍了对非接触式IC卡进行解码所存在的一些普遍性问题。下面通过现有技术中的几个具体技术方案予以说明：

[0034] 第一，专利号为“CN201510508213”的技术方案，通过对速率为106比特率(kbps)下的低电平之间的高电平进行计数，根据计数值是否在[0,90]、[96,156]、[160,222]和大于224这四种情况，结合前一次的解码数据解码出当前比特。但是，该方法可以实现正确解码的范围比较小，通常只能支持106kbps速率。

[0035] 第二，专利号为“CN201310266357”的技术方案，利用数据“X”低电平出现的规律进行解码，利用了相对固定的低电平的下降沿作为解码标准，达到了提高了解码电路的容错能力和抗干扰能力。但是，该方法不能运用于基础速率，并且会在数据“X”后半段出现连续的大于140纳秒(ns)的低电平时可能出错。通过计数来确定比特周期，在出现模拟电路丢失时钟时，容易造成时钟与数据不能对齐的问题。

[0036] 第三，专利号为“CN200910056988”的技术方案，使用两级分频器产生同步的数据时钟，对两级分频器的输出和接收的射频(Radio Frequency，简称为：RF)信号进行数据解码，可实现多种通信速率，有一定的抗干扰的能力。但是，该解码电路抗干扰能力不够，具体只能滤除小于140ns的伪低电平，在增强速率下正确解码的低电平宽度容限较窄。

[0037] 第四，专利号为“在中国专利CN201110240793”的技术方案，使用RF模块和数字电路相结合，对低电平的持续时间进行计数，当计数值与预设值相同时，拉高标志信号，并将该信号反馈回RF模块，复位RF模块，从而将低电平恢复为预设值的宽度。但是，该方案不能兼容低电平压缩的情况，在解调生成伪低电平时不能很好的恢复出理想的低电平。

[0038] 可以看出，现有技术对非接触式IC卡的解码普遍存在解码电路的容错能力较差，以及解码电路防伪低电平的能力较差的问题；虽然有些方法可以提高容错能力，然而，无法同时改善防伪电平的能力。

[0039] 下面通过具体的实施例对本发明的技术方案进行详细说明，本发明以下各实施例中的数字整形电路均设置于非接触式IC卡的芯片内部，该数字整形电路通常位于模拟解调电路和数字解码电路之间。本发明提供以下几个具体的实施例可以相互结合，对于相同或相似的概念或过程可能在某些实施例不再赘述。

[0040] 图1为本发明实施例提供的一种数字整形电路的结构示意图。如图1所示，本实施例提供的数字整形电路10包括：有效下降沿检测装置100和低电平恢复装置200。

[0041] 其中，有效下降沿检测装置100用于根据模拟解调电路输出的解调包络信号和载波时钟对解调包络信号进行整形，对整形后得到的下降沿信号进行伪低电平滤除处理，输出有效下降沿信号，并将该有效下降沿信号传输给低电平恢复装置200。

[0042] 通常地，待解码低电平的速率包括：106kbps的基本速率和增强速率，增强速率包括212kbps、424kbps和848kbps。在本实施例中，模拟解调电路用于根据读卡器读入的信息获取解调包络信号，并且在增强速率的情况下，模拟解调电路还可以在整个比特周期还原出载波时钟，但是因为模拟解调电路的差异，获取的解调包络信号与原始包络信号之间的差异会特别大，表现在低电平被压缩、扩展，以及解调出伪低电平。本实施例提供的数字整形电路10的输入包括载波时钟，因此适用于增强速率的情况下，具体地，对模拟解调电路输出的解调包络信号进行整形，整形的具体过程可以是对解调包络信号的下降沿进行提取，例如在每个下降沿到来时跳变为高电平，并在预置的延迟后再次变为低电平，经过该方式整形后的信号为下降沿信号。然而，该下降沿信号中可能存在伪低电平，因此，还可以滤除掉下降沿信号中的伪低电平，具体地，特定速率下的两个低电平之间的持续时间是相对固定的，以第一个下降沿为起始，在上述持续时间之内的下降沿可以认为是伪低电平，滤除掉该持续时间内的伪低电平，下一个下降沿可以认为是有效下降沿。

[0043] 低电平恢复装置200用于根据有效下降沿信号和载波时钟，生成整形包络信号。

[0044] 本实施例中的有效下降沿检测装置100虽然已经获取到有效下降沿信号，该有效下降沿信号虽然可以体现出原始包络信号低电平的分布，由于有效下降沿信号是在解调包络信号的下降沿到来后跳变为高电平，因此该有效下降沿信号的高低电平与原始包络信号的高低电平相反，需要进行低电平恢复处理，即还原出与原始包络信号较为接近的整形包络信号，即希望通过本实施例提供的数字整形电路得到的理想包络信号。

[0045] 如图2所示，为图1所示实施例提供的数字整形电路的应用场景示意图。本发明实施例提供的数字整形电路10位于模拟解调电路20和数字解码电路30之间，并且该三个电路模块均位于非接触式IC卡中，模拟解调电路20通过读卡器传输的信号获取到解调包络信号，在增强速率的情况下，还可以还原出载波时钟，用于后续数字整形电路10的解码。

[0046] 在数据的下行通路中，从读卡器的调制到模拟解调电路20的解调都可能会影响信号的质量，导致解调包络信号与原始包络信号的差异较大，引起解码错误。本实施例提供的数字整形电路10使用数字电路对解调包络信号进行整形，利用低电平的下降沿为起始标志，将解调包络信号还原为理想情况下的包络信号，使之成为符合协议的标准包络形式，并滤除下降沿信号中的伪下降沿，能兼容不同类型的模拟解调电路20。本实施例提供的数字整形电路在具体的处理过程中，通过对解调包络信号生成的下降沿信号进行滤除伪低电平的处理，可以得到指示有效低电平的脉冲信号，即有效下降沿信号，从而以该有效下降沿信号为基础，结合包络信号中低电平的基本原理，可以恢复出接近理想要求的包络信号，滤除低电平和恢复包络信号的处理方式都遵循信号处理的原理和要求，因此可以有效提高本实施例提供的数字整形电路的容错能力。

[0047] 本实施例提供的数字整形电路，通过有效下降沿检测装置对模拟解调电路输出的解调包络信号进行整形，并滤除整形后的下降沿信号中的伪下降沿，得到有效下降沿信号，再通过低电平恢复装置进行低电平的恢复处理，可以获取到与原始包络信号接近程度较高的整形包络信号，实现了对解调包络信号去除伪低电平，从而获得接近理想要求的包络信号，滤除伪低电平的处理方式同时可以提高数字整形电路的容错能力；本实施例解决了现有技术中对非接触式IC卡的解码普遍存在解码电路的容错能力较差，以及解码电路防伪低电平的能力较差的问题。

[0048] 以下对本发明图1所示实施例中的有效下降沿检测装置100和低电平恢复装置200的具体结构做以示例性说明。

[0049] 可选地，图3为图1所示实施例提供的数字整形电路中一种有效下降沿检测装置的结构示意图。如图3所示，本实施例中的有效下降沿检测装置100包括下降沿检测单元110、伪低电平滤除单元120和第一逻辑单元130；其中，下降沿检测单元110包括第一寄存器111、第二寄存器112和第二逻辑单元113，第一寄存器111的输入均包括载波时钟和解调包络信号，第二寄存器112的输入包括载波时钟和第一寄存器111输出的第一延时信号，第二逻辑单元113的输入包括第一延时信号和第二寄存器112输出的第二延时信号，第二逻辑单元113的输出为对解调包络信号进行整形后的下降沿信号。伪低电平滤除单元120包括第一计数器121和第三寄存器122，第一计数器121的输入包括载波时钟和第一逻辑单元130的输出，第三寄存器122的输入包括载波时钟和第一计数器121输出的第一计数信号，第三寄存器122的输出为滤伪低电平信号。第一逻辑单元130为第一与门，第一逻辑单元130的输入包括滤伪低电平信号和下降沿信号，输出为有效下降沿信号。本实施例在具体实现中，第二逻辑单元113包括或门和第二与门，或门的输入为第一延迟信号，第一与门的输入为第二延时信号和或门的输出，第二与门的输出为下降沿信号；该第二逻辑单元113用于对第一延时信号的“逻辑非”和第二延时信号进行“逻辑与”运算。图3所示有效下降沿检测装置100中并非示出第二逻辑单元113的具体结构，该第二逻辑单元113由简单的逻辑门电路组成，上述已经描述出其具体结构。

[0050] 本实施例通过下降沿检测单元110对解调包络信号进行两级同步，得到下降沿信号。同时，为了滤除包络上的伪低电平，即下降沿信号上的毛刺，通过伪低电平滤除单元120产生滤伪低电平信号，该滤伪低电平信号为高电平时的下降沿为有效下降沿，滤伪低电平信号的产生的方法是在前一个有效下降沿到来时拉低，第一计数器121对载波时钟进行预置数量的计数，完成计数后输出第一计数信号。

[0051] 需要说明的是，相邻下降沿之间的最短时间为1(elementry time unite，简称为：etu)，1etu具体为1比特传输持续的时间，例如可以设置为计数到0.75etu时输出第一计数信号，此时，将滤伪低电平信号拉高；然后将采样得到的下降沿信号与滤伪低电平信号做“逻辑与”运算，这样就滤除了有效下降沿后0.75etu时间内的伪低电平。在具体实现中，对
0.75etu的计数可以体现为对载波时钟的计数，以增强速率中常用的212kbps和424kbps为例予以说明，在212kbps速率下，1etu＝64载波时钟(clk)，0.75etu＝48clk；424kbps速率下，1etu＝32clk，0.75etu＝24clk，在此情况下，采用6bit计数器可以实现对48clk和24clk计数的兼容。本实施例中设置为0.75etu为经验值，如果该值设置的较小，例如设置为
0.5etu，可能无法滤除两个有效低电平之间的伪低电平，造成错误解码；如果该值设置的较大，例如设置为0.9etu，对于一些周期不标准的读卡器，即两个下降沿之间的持续时间并非
1etu，此时设置的0.9etu可能大于两个低电平之间的持续时间，这样会将有效低电平滤除掉，同样会造成错误解码。

[0052] 如图4所述，为ISO/IEC14443协议所定义的一种包络信号的示意图。图4中的横坐标为时间(t)，纵坐标表示当前场强与初始场强的比值，即H/Hinitial，图中的a为系数，hovs表示超出Hinitial的值，可以是向上超出或向下超出；从图4中可以发现，在从包络开始递减到包络递增至平稳的过程中，包络是变化的，在此期间如果包络的变化不是单调的，且变化较大时，就有可能解调出伪低电平，相反，在包络平稳期间不会解调出伪低电平。因此，以第一个有效下降沿为起始时刻，滤除之后0.75etu时间内的伪低电平可以等效于滤除了整个包络信号中的伪低电平。

[0053] 可选地，图5为图1所示实施例提供的数字整形电路中一种低电平恢复装置的结构示意图。如图5所示，本实施例中的低电平恢复装置200包括第二计数器210、第三逻辑单元220和第四寄存器230；其中，第二计数器210的输入包括有效下降沿信号和载波时钟，第三逻辑单元220的输入包括有效下降沿信号、第二计数器210输出的第二计数信号和第四寄存器230的输出，第四寄存器230的输入包括载波时钟和第三逻辑单元220的输出，第四寄存器
230的输出为整形包络信号。本实施例在具体实现中，第三逻辑单元220可以包括第一或非门和第二或非门，第一或非门的输入包括第二信号和第四寄存器230的输出，第二或非门的输入包括有效下降沿信号和第一或非门的输出，第二或非门的输出为第三逻辑单元220的输出。本实施例提供的低电平恢复装置200可以在第一个有效下降沿时，将第四寄存器230的输出值拉低，持续0.25etu后将第四寄存器230的输出值拉高，从而完成包络恢复。

[0054] 在本实施例中，第二计数器210和上述图3所示的第一计数器121的工作原理相同，即在每个低电平到来时，对载波时钟进行预置数量的计数后，输出第二计数信号，其中，本实施例中预置数量的载波时钟的计数时间为0.25etu；同样以增强速率中常用的212kbps和424kbps为例予以说明，在212kbps速率下，0.25etu＝16clk；424kbps速率下，0.25etu＝
8clk，在此情况下，采用4bit计数器可以实现对48clk和24clk计数的兼容。本实施例中设置的0.25etu为通常情况下低电平的持续时间。

[0055] 如图6所示，为图1所示实施例提供的数字整形电路的信号示意图。图6以数据流0100到1101为例描述数字整形电路10的时序，从图6可以看出，不管低电平是被展宽还是压缩，数字整形电路10都能准确的还原为理想情况，即还原出原始包络信号，同时滤除有效下降沿之后0.75etu时间范围内的伪低电平，从而可以为后续的数字解码电路30提供了标准化的包络信号。

[0056] 需要说明的是，上述图1到图5所示的数字整形电路10中，第一寄存器111到第四寄存器230，以及第一计数器121和第二计数器210的输入还包括上电复位信号，用于在读卡器读取非接触式IC卡的数据，即该非接触式IC卡上电时进行复位设置。

[0057] 上述图1到图5所示各实施例提供的数字整形电路10，输入值均包括模拟解调电路20还原出的载波时钟，然而，在基础速率106kbps时，低电平期间的时钟质量没有保障，不能使用上述数字整形电路10获取希望输出的包络信号。针对上述问题，本发明还提供一种数字整形电路10，如图7所示，为本发明实施例提供的另一种数字整形电路的结构示意图。在上述各实施例提供的数字整形电路10的结构基础上，本实施例提供的数字整形电路10还包括速率选择装置300，速率选择装置300的输入包括整形包络信号、解调包络信号和速率选择信号，数字整形电路10用于根据输入到速率选择装置300中的速率选择信号，选择整形包络信号或解调包络信号，并通过速率选择装置300输出所选择的包络信号。图7以在图1的基础上为例予以示出。

[0058] 在具体实现中，上述速率选择装置300可以为一选择器，其中的整形包络信号、解调包络信号为选择器中数据输入端的输入信号，速率选择信号可以为“1”或者“0”，例如，在速率选择信号为“1”时，代表增强速率，该速率选择装置300输出整形包络信号，在速率选择信号为“0”时，代表基础速率，该速率选择装置300输出解调包络信号。需要说明的是，本发明实施例不限制输入该速率选择装置300的解调包络信号，可以是上述图2中模拟解调电路20输出的解调包络信号，还可以是通过现有技术进行处理后的解调包络信号。

[0059] 本实施例提供的数字整形电路10，对增强速率下通过对解调包络信号进行标准化整形达到相同的目的，该电路逻辑简单，抗干扰能力很强，并且该数字整形电路10通过设置速率选择装置300实现了普适性的目标。

[0060] 虽然本发明所揭露的实施方式如上，但所述的内容仅为便于理解本发明而采用的实施方式，并非用以限定本发明。任何本发明所属领域内的技术人员，在不脱离本发明所揭露的精神和范围的前提下，可以在实施的形式及细节上进行任何的修改与变化，但本发明的专利保护范围，仍须以所附的权利要求书所界定的范围为准。