形成级联纳米线的方法

摘要

一种形成级联纳米线的方法，包括：步骤1、在衬底上形成硬掩膜图形；步骤2、以硬掩膜图形为掩膜，对衬底执行刻蚀工艺，形成凹陷部和连接部；步骤3、执行氧化工艺，在凹陷部和连接部以及衬底上形成保护层；步骤4、循环多次执行步骤2和步骤3，相邻的连接部之间形成级联纳米线；步骤5、清洗并去除硬掩膜图形。依照本发明的形成级联纳米线的方法，在同一个腔室内交替进行等离子体刻蚀与氧等离子体氧化，与现有的CMOS工艺兼容并且无厚重的侧壁CxFy聚合物，降低了成本、提高了效率。

权利要求

1.一种形成级联纳米线的方法，包括：

步骤1、在衬底上形成硬掩膜图形；

步骤2、以硬掩膜图形为掩膜，对衬底执行刻蚀工艺，形成凹陷部和连接部；

步骤3、执行氧化工艺，在凹陷部和连接部以及衬底上形成保护层；

步骤4、循环多次执行步骤2和步骤3，相邻的连接部之间形成级联纳米线，其中每个步骤3中的氧化工艺消耗了衬底和突出部的材质使得级联纳米线的宽度小于硬掩膜图形的宽度；

步骤5、清洗并去除硬掩膜图形。

2.根据权利要求1的方法，其中，步骤2中刻蚀工艺进一步包括：a1、去除衬底顶面的保护层；

a2、各向异性刻蚀形成具有垂直侧壁的沟槽；

a3、各向同性刻蚀形成凹陷部和突出部。

3.根据权利要求2的方法，其中，步骤a1采用碳氟基刻蚀气体进行等离子干法刻蚀，碳氟基气体选自CF4、CHF3。

4.根据权利要求2的方法，其中，步骤a2采用氯基或溴基刻蚀气体进行等离子体干法刻蚀，刻蚀气体包括HBr、Cl2、Br2、HCl、O2及其组合。

5.根据权利要求2的方法，其中，步骤a3采用氟基刻蚀气体进行等离子体干法刻蚀，刻蚀气体选自NF3、SF6、F2、COF2。

6.根据权利要求2的方法，其中，步骤3采用氧化性气体或氮化性气体进行等离子体氧化工艺或氮化工艺，氧化性气体或氮化性气体包括O2、O3、N2、N2O、NO、NO2及其组合。

7.根据权利要求2的方法，其中，各向异性和/或各向同性刻蚀工艺中刻蚀气体采用选自He、Ar或其组合的气体进行稀释。

8.根据权利要求1的方法，其中，步骤5采用DHF或BOE湿法腐蚀清洗。

9.根据权利要求2的方法，其中，形成级联纳米线的最顶层和/或最底层时，省略子步骤a3，由子步骤a1和a2形成具有垂直侧壁的突出部。

说明书

形成级联纳米线的方法

技术领域

[0001] 本发明涉及半导体集成电路制造领域，更具体地，涉及一种形成级联纳米线的方法。

背景技术

[0002] 随着集成电路器件根据摩尔定律的要求持续微缩，及消费市场对更先进器件的需求，当前先进的逻辑CMOS器件技术已经达到22nm节点，并有望准时进入14/16nm节点。这对许多工艺技术提出了挑战，特别是刻蚀技术，由于它形成了器件的图形特别是有源区线条，使得集成电路的制造成为可能。其中，刻蚀形成用作源漏区和沟道区的纳米线是CMOS超大规模集成电路的关键技术。此外，使用三维堆叠“栅全围绕”(gate all around)纳米线沟道的纳米线晶体管，具有超低静态功耗和较高的驱动电流，是集成电路22纳米技术代以下极有潜力的器件结构。

[0003] 环栅纳米线有更好的栅控作用，能更有效的控制短沟道效应，同时在垂直方向上实现堆叠环栅纳米线结构是提高晶体管驱动电流的有效方法。但在单位占地(footprint)面积下，传统结构的堆叠纳米线有效总电流很小。这是因为，纳米线的导通有效截面积很小。

[0004] 另一方面，在亚14纳米技术的缩减过程中更具优势，一个关键问题是由于微小的导电沟道，在等效硅平面面积内不能提供更多的驱动电流。所以，如果要获得等同于体硅1μm的栅宽，纳米线器件的平行排列要非常的紧密，满足数学式d*n+(n--1)s＝1μm且π*d*n>1μm，其中d为纳米线宽度，n为纳米线数目，s为纳米线间距。例如当纳米线直径10nm时，间距要求小于21..4nm，而直径3nm时间距要求小于6..4nm。依据现有的FinFET曝光和刻蚀技术(Fin间距在60纳米左右)，制作这种极小间距的纳米线立体排列结构是很难实现的。

[0005] 因此，需要寻找一种充分增大导电沟道有效宽度提高驱动电流的新型纳米线器件结构的制造方法。

发明内容

[0006] 有鉴于此，本发明的目的在于提供一种创新性的纳米线刻蚀方法，在图形化的硅衬底上直接通过刻蚀形成纳米线，工艺简单，效率高，可以有效提高驱动能力。

[0007] 实现本发明的上述目的，是通过提供一种形成级联纳米线的方法，包括：步骤1、在衬底上形成硬掩膜图形；步骤2、以硬掩膜图形为掩膜，对衬底执行刻蚀工艺，形成凹陷部和连接部；步骤3、执行氧化工艺，在凹陷部和连接部以及衬底上形成保护层；步骤4、循环多次执行步骤2和步骤3，相邻的连接部之间形成级联纳米线；步骤5、清洗并去除硬掩膜图形。

[0008] 其中，步骤2中刻蚀工艺进一步包括：a1、去除衬底顶面的保护层；a2、各向异性刻蚀形成具有垂直侧壁的沟槽；a3、各向同性刻蚀形成凹陷部和突出部。

[0009] 其中，步骤a1采用碳氟基刻蚀气体进行等离子干法刻蚀，碳氟基气体选自CF4、CHF3等碳氟比较小的刻蚀气体。

[0010] 其中，步骤a2采用氯基或溴基刻蚀气体进行等离子体干法刻蚀，刻蚀气体包括HBr、Cl2、Br2、HCl、O2等及其组合。

[0011] 其中，步骤a3采用氟基刻蚀气体进行等离子体干法刻蚀，刻蚀气体例如NF3、SF6、F2、COF2等原子量较大和/或且含氟比较大的气体。

[0012] 其中，步骤3采用氧化性气体或氮化性气体进行等离子体氧化工艺或氮化工艺，氧化性气体或氮化性气体包括O2、O3、N2、N2O、NO、NO2等及其组合。

[0013] 其中，各向异性和/或各向同性刻蚀工艺中刻蚀气体采用选自He、Ar或其组合的气体进行稀释。

[0014] 其中，步骤5采用HF,BOE等湿法清洗。

[0015] 其中，形成级联纳米线的最顶层和/或最底层时，省略子步骤a3，由子步骤a1和a2形成具有垂直侧壁的突出部。

[0016] 其中，级联纳米线的宽度小于硬掩膜图形的宽度。

[0017] 依照本发明的形成级联纳米线的方法，在同一个腔室内交替进行等离子体刻蚀与氧等离子体氧化，与现有的CMOS工艺兼容并且无厚重的CxFy聚合物，降低了成本、提高了效率。

附图说明

[0018] 以下参照附图来详细说明本发明的技术方案，其中：

[0019] 图1至图11为依照本发明的形成级联纳米线的方法各步骤的剖面示意图；

[0020] 图12为依照本发明工艺形成的级联纳米线的扫描电镜图；以及

[0021] 图13为依照本发明的形成级联纳米线的方法的流程图。

具体实施方式

[0022] 以下参照附图并结合示意性的实施例来详细说明本发明技术方案的特征及其技术效果。需要指出的是，类似的附图标记表示类似的结构，本申请中所用的术语“第一”、“第二”、“上”、“下”、“厚”、“薄”等等可用于修饰各种器件结构。这些修饰除非特别说明并非暗示所修饰器件结构的空间、次序或层级关系。

[0023] 参照图13以及图1，在衬底1上形成硬掩模图形2。提供衬底1，其可以是体Si、SOI、体Ge、GeOI、SiGe、GeSb，也可以是III--V族或者II--VI族化合物半导体衬底，例如GaAs、GaN、InP、InSb等等。为了与现有的CMOS工艺兼容以应用于大规模数字集成电路制造，衬底优选地为体Si或者SOI。在衬底1上通过快速热氧化(RTO)、SACVD、LPCVD、PECVD、HDPCVD、旋涂、喷涂、丝网印刷、溅射、蒸发等等工艺形成硬掩膜层，其材质可以是氧化硅、氮化硅、氮氧化硅、类金刚石无定型碳(DLC)、及其组合(组合方式可以是堆叠也可以是混杂)。采用常规的旋涂、曝光、显影等方法，在硬掩模层之上形成了由光刻胶层构成的软掩模图形(未示出)。在本发明一个优选实施例中，采用适用于电子束光刻的精细光刻胶以便提高图形的精确度。此外，在本发明其他实施例中，也可以采用适用于沉浸式193nm光刻工艺、i线、g线光刻工艺的普通光刻胶在硬掩膜层上涂覆光刻胶。以软掩模图形为掩模，刻蚀硬掩模层形成硬掩模图形2。硬掩膜图形2为平行分布的一个或多个纳米级线条，其宽度例如为10～500nm、优选为20～300nm、并最佳30～100nm、例如40nm。

[0024] 参照图13以及图2，以硬掩膜图形2为掩膜，对衬底1执行各向异性刻蚀，在硬掩膜图形2下方剩余的衬底1中形成具有垂直侧壁的一个或多个突出部1P，每个突出部1P被相邻的具有垂直侧壁的沟槽1G所夹持。刻蚀设备例如采用电容耦合等离子体(CCP)或电感耦合等离子体(ICP、TCP)腔体，具有双射频。高频功率为主要用来产生高浓度的等离子体，用于调节等离子体密度；低频系统用于增强离子能量及轰击强度，提升刻蚀方向性。射频之间是相互独立的，以免相互影响。这使得可以根据刻蚀材料和结构的具体特点进行不同的优化。如通过调节调频射频电源获得更高密度的等离子体，增加刻蚀速度。亦可调节低频射频电源获得合适的轰击强度，控制刻蚀的形貌及损伤程度。具体地，首先采用碳氟基刻蚀气体等离子体干法刻蚀去除结构顶表面(也即水平方向上的)原生氧化层(可能在硬掩膜图形2形成过程中生长)。碳氟基刻蚀气体例如CF4、CHF3、CH2F2等碳氟比较小的刻蚀气体，最佳为CF4，以便减小刻蚀过程中CF基聚合物附着在侧壁上。刻蚀气体采用N2、He、Ar等气体稀释。随后，用氯素或溴基刻蚀气体等离子体干法刻蚀，执行各向异性刻蚀。主要用于垂直向下刻蚀衬底1形成垂直侧壁的沟槽1G，相邻沟槽1G夹持了突出衬底1表面的垂直侧壁的突出部1P。刻蚀气体选择HBr、Cl2、Br2、HCl等及其组合，并可以任选地增加少量氧化性气体例如氧气以增加刻蚀衬底1速度。

[0025] 参照图13以及图3，清洗结构并在露出的结构表面形成临时保护层3。首先进行清洗，例如停止通入碳氟基刻蚀气体或氯素或溴基刻蚀气体，仅通入惰性气体，在等离子体反应室内继续形成等离子体，随后将反应生成物抽出。任选地，可以在惰性气体中加入少量氧气，例如惰性气体与氧气体积或流量比大于20、优选地大于50，如此可以加速除去暴露出的结构表面CF基聚合物或者其他杂质。接着，仅通入氧化性气体或氮化性气体，将露出的衬底1顶面、突出部1P侧壁表面氧化或者氮化而形成临时保护层3。通入的气体为O2、O3、N2、N2O、NO、NO2等及其组合，形成了氧化硅、氮化硅或氮氧化硅的临时保护层3。此外，也可以不同腔室中采用快速热氧化、化学氧化等其他氧化工艺形成氧化物的临时保护层3。上述氧化或氮化均一定程度上因为消耗了衬底1和突出部1P的部分材质而减小了其宽度，也即突出部1P将小于硬掩膜图形2的宽度(虽然图中并未示出)。例如可以调节刻蚀工艺参数和氧化工艺参数，使得突出部1P宽度约为硬掩膜图形2宽度的0..68～0..95倍、优选0..75～0..8倍。该临时保护层3在后续的刻蚀过程中将例如突出部1P的已有结构表面不再受到各向同性或各向异性的侵蚀，保护了纳米线和硅沟槽的侧壁，避免了线条变形，提高了刻蚀精度。

[0026] 参照图13以及图4，执行第一个刻蚀周期，以硬掩膜图形2为掩膜，对衬底1执行多步刻蚀，在硬掩膜图形2下方剩余的衬底1中形成内凹的凹陷部1R，以及凹陷部1R所夹持的、并且与垂直侧壁的突出部1P以及下方衬底1相连接的连接部1C。如此，具有垂直侧壁的突出部1P在顶部构成了级联纳米线的最顶部一层。

[0027] 具体地，在一个刻蚀周期内部，分为以下三步子刻蚀步骤：

[0028] a1、采用碳氟基刻蚀气体等离子体干法刻蚀去除结构顶表面(也即水平方向上的)氧化层。碳氟基刻蚀气体例如CF4、CHF3等碳氟比较小的刻蚀气体，以减小CF基聚合在侧壁堆积，最佳为CF4。刻蚀气体采用N2、He、Ar等气体稀释。

[0029] a2、用氯素或溴基刻蚀气体等离子体干法刻蚀，执行各向异性刻蚀。主要用于垂直向下刻蚀衬底1形成垂直侧壁的沟槽，刻蚀气体选择HBr、Cl2、Br2、HCl等及其组合，并可以任选地增加少量氧化性气体如O2以增加刻蚀衬底1速度并提高陡直度。

[0030] a3、用氟基刻蚀气体等离子干法刻蚀，执行各向同性刻蚀。主要用于在硬掩膜图形2下方形成凹陷部1R以及连接部1C。刻蚀气体例如NF3、SF6、F2、COF2等原子量较大和/或且含氟比较大的气体，如此能够使得侧向/垂直刻蚀速度之比较大，例如接近1、诸如0..7～
1..1、最佳0..93，以便获得近似圆弧的凹陷部1R侧壁。

[0031] 实质上，图2与图4所示步骤基本类似，区别仅在于图4所示步骤增加了步骤a3的各向同性刻蚀以形成凹陷部1R/连接部1C，而图2仅包含步骤a1、a2而仅形成了垂直侧壁的突出部1P。

[0032] 参照图13以及图5，与图3所示步骤类似，清洗结构并在露出的结构表面形成临时保护层3。清洗过程可以为上述惰性气体或者氧等离子体干法清洗，临时保护层3可以为通入氧化性气体或氮化性气体形成氧化硅、氮化硅或氮氧化硅的材料层。如图5所示，临时保护层3覆盖了垂直侧壁突出部1P的垂直侧壁、凹陷部1R/连接部1C的圆弧形侧壁以及衬底1的顶部。

[0033] 参照图13以及图6，与图4所示步骤类似，执行第二刻蚀周期，形成第二行凹陷部1R和连接部1C。其中上下两个凹陷部1R/连接部1C之间的剩余衬底材料1构成了级联纳米线的第二层。

[0034] 参照图13以及图7，与图3、图5所示步骤类似，清洗并形成临时保护层3，覆盖结构的表面。

[0035] 参照图13以及图8，与图4、图6所示步骤类似，执行第三刻蚀周期，形成第三行凹陷部1R和连接部1C，留下了级联纳米线的第三层。

[0036] 参照图13以及图9，与图3、图5、图7所示步骤类似，清洗并形成临时保护层3，覆盖结构的表面。

[0037] 参照图13以及图10，与图2所示步骤类似，仅执行步骤a1、a2，再次形成了具有垂直侧壁的突出部1P，构成了级联纳米线的最底层。

[0038] 最后，参照图13以及图11、图12，清洗并采用湿法或者干法工艺去除硬掩膜图形2。优选地采用DHF、BOE等湿法腐蚀来清洗并去除硬掩模图形2。例如采用稀释的HF、缓释刻蚀液(BOE)针对氧化硅材质，采用热磷酸针对氮化硅材质，采用氧等离子干法刻蚀针对DLC材质(优选地随后进一步采用dHF、dBOE等湿法工艺去除表面氧化硅薄层)。如此，得到了如图
11以及图12的扫描电镜图所示的四层纳米线。

[0039] 依照本发明的形成纳米线阵列的方法，在同一个腔室内交替进行等离子体刻蚀与氧等离子体氧化，与现有的CMOS工艺兼容并且无需额外的自限制氧化工艺，降低了成本、提高了效率。

[0040] 尽管已参照一个或多个示例性实施例说明本发明，本领域技术人员可以知晓无需脱离本发明范围而对形成器件结构的方法做出各种合适的改变和等价方式。此外，由所公开的教导可做出许多可能适于特定情形或材料的修改而不脱离本发明范围。因此，本发明的目的不在于限定在作为用于实现本发明的最佳实施方式而公开的特定实施例，而所公开的器件结构及其制造方法将包括落入本发明范围内的所有实施例。