半导体器件及其制造方法

摘要

本发明提供了一种半导体器件，所述半导体器件包括第一衬底、第二衬底、多个通孔(TV)和多个导电帽。第一衬底具有设置在其上的至少一个电组件。第二衬底堆叠在第一衬底上。TV延伸穿过第二衬底以电连接至第一衬底的至少一个电组件。导电帽分别覆盖TV，以及导电帽彼此电隔离。本发明实施例涉及半导体器件及其制造方法。

权利要求

1.一种半导体器件，包括：

第一衬底，具有设置在所述第一衬底上的至少一个电组件；

第二衬底，堆叠在所述第一衬底上；

多个通孔(TV)，延伸穿过所述第二衬底以电连接至所述第一衬底的所述至少一个电组件；

多个导电帽，分别覆盖所述TV，其中，所述导电帽彼此电隔离；以及至少一个栅格，形成在所述第二衬底上并且将至少一个孔限定在所述栅格中，其中，所述栅格和所述导电帽具有相同的厚度。

2.根据权利要求1所述的半导体器件，还包括：介电层，设置在所述导电帽和所述TV之间。

3.根据权利要求1所述的半导体器件，其中，所述TV的至少一个电连接至所述导电帽的至少一个。

4.根据权利要求1所述的半导体器件，还包括：至少一个光电检测器，形成在所述第二衬底中；以及所述至少一个栅格，所述孔至少部分地与所述光电检测器对准。

5.根据权利要求4所述的半导体器件，其中，所述栅格与所述导电帽由相同的材料制成。

6.根据权利要求1所述的半导体器件，其中，所述TV的至少一个包括：通穴，延伸穿过所述第二衬底；

导电插塞，设置在所述通穴中以及电连接至所述第一衬底的所述至少一个电组件；以及介电层，设置在所述第二衬底和所述导电插塞之间。

7.一种半导体器件，包括：

第一衬底，具有设置在所述第一衬底上的至少一个电组件；

第二衬底，堆叠在所述第一衬底上；

第一通孔(TV)，延伸穿过所述第二衬底以电连接至所述第一衬底的所述至少一个电组件；

第二TV，延伸穿过所述第二衬底以电连接至所述第一衬底的所述至少一个电组件；

第一导电帽，覆盖所述第一TV；

第二导电帽，覆盖所述第二TV，其中，所述第一导电帽和所述第二导电帽彼此空间地分开；以及至少一个栅格，形成在所述第二衬底上并且将至少一个孔限定在所述栅格中，其中，所述栅格和所述第一导电帽及所述第二导电帽具有相同的厚度。

8.根据权利要求7所述的半导体器件，还包括：介电层，设置在所述第一TV和所述第一导电帽之间。

9.根据权利要求8所述的半导体器件，其中，所述介电层还设置在所述第二TV和所述导电帽之间。

10.根据权利要求7所述的半导体器件，其中，所述第一TV电连接至所述第一导电帽。

11.根据权利要求10所述的半导体器件，其中，所述第二TV电连接至所述第二导电帽。

12.根据权利要求7所述的半导体器件，还包括：至少一个光电检测器，形成在所述第二衬底中；以及所述至少一个栅格，所述孔在所述第一衬底上的垂直投影与所述光电检测器在所述第一衬底上的垂直投影重叠。

13.根据权利要求12所述的半导体器件，其中，所述栅格与所述第一导电帽由相同的金属制成。

14.根据权利要求13所述的半导体器件，其中，所述栅格与所述第二导电帽由相同的金属制成。

15.根据权利要求7所述的半导体器件，其中，所述第一TV是第一氧化物通孔(TOV)。

16.根据权利要求15所述的半导体器件，其中，所述第二TV是第二氧化物通孔(TOV)。

17.一种用于制造半导体器件的方法，所述方法包括：将第一衬底堆叠在第二衬底上，所述第二衬底具有设置在所述第二衬底上的至少一个电组件；

形成多个通孔(TV)，所述多个通孔(TV)延伸穿过所述第一衬底以电连接至所述第二衬底的所述至少一个电组件；

形成多个导电帽，所述多个导电帽分别覆盖所述TV，其中，所述导电帽彼此分开；以及图案化所述导电层以形成所述导电帽以及进一步在所述第一衬底上形成至少一个栅格，其中，所述栅格将至少一个孔限定在所述栅格中，并且所述栅格和所述导电帽具有相同的厚度。

18.根据权利要求17所述的方法，还包括：在所述第一衬底中形成至少一个光电检测器。

19.根据权利要求18所述的方法，其中，形成所述导电帽包括：在所述第一衬底上形成导电层；以及

所述孔至少部分地与所述光电检测器对准。

说明书

半导体器件及其制造方法

[0001] 优先权声明和交叉引用

[0002] 本申请要求2014年12月30日提交的美国临时申请第62/098,178号的优先权，其全部内容结合于此作为参考。

技术领域

[0003] 本发明实施例涉及半导体器件及其制造方法。

背景技术

[0004] 三维集成电路(3D IC)是通过堆叠晶圆和/或管芯以及将晶圆和/管芯垂直地互连使得它们相当于一个IC来构建的集成电路(IC)。3D IC可以将许多功能封装至小的“占用面积(footprint)”内。堆叠件中的不同的器件可以是异质的，例如，将互补金属-氧化物-半导体(CMOS)逻辑和动态随机存取(DRAM)合并至一个IC内。此外，可以缩短通过IC的关键电气路径，导致更快的操作。

发明内容

[0005] 根据本发明的一个实施例，提供了一种半导体器件，包括：第一衬底，具有设置在所述第一衬底上的至少一个电组件；第二衬底，堆叠在所述第一衬底上；多个通孔(TV)，延伸穿过所述第二衬底以电连接至所述第一衬底的所述至少一个电组件；以及多个导电帽，分别覆盖所述TV，其中，所述导电帽彼此电隔离。

[0006] 根据本发明的另一实施例，还提供了一种半导体器件，包括：第一衬底，具有设置在所述第一衬底上的至少一个电组件；第二衬底，堆叠在所述第一衬底上；第一通孔(TV)，延伸穿过所述第二衬底以电连接至所述第一衬底的所述至少一个电组件；第二TV，延伸穿过所述第二衬底以电连接至所述第一衬底的所述至少一个电组件；第一导电帽，覆盖所述第一TV；以及第二导电帽，覆盖所述第二TV，其中，所述第一导电帽和所述第二导电帽彼此空间地分开。

[0007] 根据本发明的又另一实施例，还提供了一种用于制造半导体器件的方法，所述方法包括：将第一衬底堆叠在第二衬底上，所述第二衬底具有设置在所述第二衬底上的至少一个电组件；形成多个通孔(TV)，所述多个通孔(TV)延伸穿过所述第一衬底以电连接至所述第二衬底的所述至少一个电组件；以及形成多个导电帽，所述多个导电帽分别覆盖所述TV，其中，所述导电帽彼此分开。

附图说明

[0008] 当结合附图进行阅读时，从以下详细描述可最佳地理解本发明的各个方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增大或减小。

[0009] 图1至图13是根据本发明的一些实施例的在各个阶段的半导体器件的截面图。

[0010] 图14是根据本发明的一些实施例的半导体器件的导电帽和导电插塞的顶视图。

具体实施方式

[0011] 以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件以直接接触的方式形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。

[0012] 而且，为了便于描述，在此可以使用诸如“在…下方”、“在…下面”、“下”、“在…之上”、“上”等空间相对术语以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，并且在此使用的空间相对描述符可以同样地作出相应的解释。

[0013] 图1是根据本发明的一些实施例的在接合工艺之前的半导体器件的截面图。第一半导体晶圆100包括第一衬底110和形成在第一衬底110上的多个电组件。第二半导体晶圆200包括第二衬底210和形成在第二衬底210上的多个电组件。

[0014] 第一衬底110由诸如硅、锗、硅锗或它们的组合的半导体材料制成。例如，第一衬底110是体硅或绝缘体上硅(SOI)结构的有源层。可以使用的其他衬底包括多层衬底、梯度衬底或混合取向衬底。

[0015] 在一些实施例中，半导体器件是堆叠的背照式(BSI)互补金属-氧化物-半导体(CMOS)图像传感器(CIS)。当半导体器件是堆叠的BSI CIS时，第一半导体晶圆100是传感器晶圆(sensor wafer)，以及第二半导体晶圆200是专用集成电路(ASIC)晶圆。当第一半导体晶圆100是传感器晶圆时，在第一衬底110中形成至少一个光电探测器120。例如，光电探测器120是光电二极管。

[0016] 如图1所示，在第一衬底110上形成至少一个层间介电层130和至少一个金属间介电层140。此外，在金属间介电层140中形成多个连接线150。连接线150由诸如铜、铝、钨、钛或它们的合金或组合的导电材料制成。例如通过沉积、光刻和蚀刻、镶嵌或多镶嵌来形成连接线150。

[0017] 可以在金属间介电层140上形成多个电气电路160。形成在金属间介电层140上的电气电路160可以是适用于特定应用的任何类型的电路系统。例如，电气电路160包括晶体管、电容器、电阻器、二极管或它们的组合。

[0018] 互连电气电路160以实施一个或多个功能。例如，功能包括存储、处理、扩音(mplifying)、功率分布、输入、输出或它们的组合。在一些实施例中，互连电气电路160以形成芯片上系统(SoC)。本领域技术人员应该理解，提供上述互连电气电路160以用于说明的目的并且不旨在将各个实施例限制于任何特定应用。

[0019] 第二衬底210由诸如硅、锗、硅锗或它们的组合的半导体材料制成。例如，第二衬底210是体硅或绝缘体上硅(SOI)结构的有源层。可以使用的其他衬底包括多层衬底、梯度衬底或混合取向衬底。

[0020] 如图1所示，在第二衬底210上形成至少一个层间介电层220和至少一个金属间介电层230。此外，在金属间介电层230中形成多个连接线240。多个连接线240由诸如铜、铝、钨、钛或它们的合金或组合的导电材料制成。例如，通过沉积、光刻和蚀刻、镶嵌或双镶嵌来形成连接线240。

[0021] 可以在金属间介电层230上形成多个电气电路250。在金属间介电层230上形成的电气电路250可以是适用于特定应用的任何类型的电路系统。例如，电气电路250包括晶体管、电容器、电阻器、二极管或它们的组合。

[0022] 互连电气电路250以实施一个或多个功能。例如，功能包括存储、处理、扩音(mplifying)、功率分布、输入、输出或它们的组合。在一些实施例中，互连电气电路250以形成模拟-数字转换器。电气电路250也可以是可以用于堆叠的背照式(BSI)互补金属-氧化物-半导体(CMOS)图像传感器(CIS)内的其他功能电路。例如，可以互连电气电路250以形成例如数据处理电路、存储电路、偏压电路、参考电路或它们的组合。本领域技术人员应该理解，提供上述互连电气电路250以用于说明的目的并且不旨在将各个实施例限制于任何特定应用。

[0023] 参考图2，第一半导体晶圆100堆叠在第二半导体晶圆200上。在一些实施例中，在第一半导体晶圆100和第二半导体晶圆200中分别形成多个接合垫(未示出)。此外，位于第二半导体晶圆200处的接合垫与和它们相应的位于第一半导体晶圆100处的接合垫面对面地对准。第一半导体晶圆100和第二半导体晶圆200通过诸如直接接合工艺的接合工艺接合在一起。

[0024] 例如，在直接接合工艺中，可以通过金属与金属接合(例如，铜与铜接合)、电介质与电介质接合(例如，氧化物与氧化物接合)、金属与电介质接合(例如，铜与氧化物接合)或它们的组合来执行第一半导体晶圆100和第二半导体晶圆200之间的连接。

[0025] 参考图3，减薄第一衬底110使得光可以穿过第一衬底110撞击(strike)光电探测器120。例如减薄工艺是机械研磨、化学机械抛光(CMP)、湿蚀刻、下游大气等离子体(ADP)干化学蚀刻(DCE)或它们的组合。在一些实施例中，首先通过机械研磨从第一衬底110去除大量衬底材料。此后，在第一衬底110的背面应用蚀刻化学物以进一步将第一衬底110减薄至对可见光透明的厚度。当第一衬底110是绝缘体上硅(SOI)衬底时，嵌入的埋氧层(BOX)可以用作蚀刻停止层。第一衬底110具有从约2μm至约10μm的范围的厚度。

[0026] 可以应用术语“约”以修改任何定量的表示，在不导致与之相关联的基本功能的变化的情况下可以允许改变该定量的表示。例如，本文中公开的厚度在从约2μm至约10μm的范围中的第一衬底110可以允许具有多少大于10μm的厚度(如果没有实质性地改变第一衬底110的透明能力)。

[0027] 参照图4，在第一衬底110的背侧上形成底部抗反射涂(BARC)层300。贯穿说明书，第一衬底的邻近BARC层300的那侧指的是第一衬底110的背侧。

[0028] 例如，底部抗反射涂(BARC)层300由氮化物材料、有机材料、氧化物或它们的组合制成。例如可以通过化学汽相沉积(CVD)的来形成BARC层300。

[0029] 然后，图案化第一衬底110和底部抗反射涂(BARC)层300以在第一衬底110和底部抗反射涂(BARC)层300中形成开口O1。通过光刻和蚀刻工艺来图案化第一衬底110和BARC层300。光刻和蚀刻工艺包括应用光刻胶、曝光、显影、蚀刻和去除光刻胶。例如，通过旋转涂覆对BARC层300应用光刻胶。然后预烘烤光刻胶以去除过量的光刻胶溶剂。在预烘烤后，将光刻胶暴露于强光的图案。暴露于光导致化学变化，该化学变化允许光刻胶的一些溶于显影剂中。在显影前可以实施后曝光工艺(PEB)以帮助降低由破坏导致的驻波现象和入射光的相长干涉图像。然后将显影剂应用于光刻胶以去除光刻胶的溶解在显影剂中的一些。然后硬烘烤剩余的光刻胶以凝固剩余的光刻胶。蚀刻第一衬底110和BARC层300的未被剩余的光刻胶保护的部分以形成第一开口O1。例如，第一衬底110和BARC层300的蚀刻可以是反应离子蚀刻(RIE)。在蚀刻第一衬底110和BARC层300之后，例如，可以通过灰化或削离来从BARC层300去除光刻胶。

[0030] 参考图5，在第一开口O1的底部和侧壁上方形成第一介电层400。此外，在BARC层300上方进一步形成第一介电层400。第一介电层400由诸如氧化硅、氮化硅、氮氧化硅、低k电介质、掺杂玻璃(例如，硼硅酸盐玻璃)或它们的组合的介电材料制成。在一些实施例中，例如，通过化学汽相沉积(CVD)来形成第一介电层400。

[0031] 参照图6，在第一开口O1的底部中分别形成多个第二开口O2。第二开口O2延伸穿过第一介电层400、层间介电层130、金属间介电层140以及介电层(电气电路160和电气电路250位于该介电层中)。第二开口O2分别与第一开口O1连接以形成通穴(through holes)T。
通过通穴T暴露连接线240的至少部分。

[0032] 例如，通过光刻工艺和蚀刻工艺来图案化第二开口O2。光刻工艺和蚀刻工艺包括应用光刻胶、曝光、显影、蚀刻和去除光刻胶。例如，通过旋转涂覆对第一介电层400应用光刻胶。然后预烘烤光刻胶以去除过量的光刻胶溶剂。在预烘烤后，将光刻胶暴露于强光的图案。暴露于光导致化学变化，该化学变化允许光刻胶的一些溶于显影剂中。在显影前可以实施后曝光工艺(PEB)以帮助降低由破坏导致的驻波现象和入射光的相长干涉图像。然后将光刻显影剂应用于光刻胶以去除光刻胶的溶解在显影剂中的一些。然后硬烘烤剩余的光刻胶以凝固剩余的光刻胶。蚀刻未被剩余的光刻胶保护的层以形成第二开口O2。例如，蚀刻可以是反应离子蚀刻(RIE)。例如，在蚀刻之后可以通过灰化或削离来从BARC层300去除光刻胶。

[0033] 在一些实施例中，连接线150由诸如铜、铝、钨、钛或它们的合金或组合的材料制成，这些材料的蚀刻速率与介电层(电气电路160和电气电路250位于该介电层中)的蚀刻速率不同。如此，连接线150可以用作掩模以用于介电层(气电路160和电气电路250位于该介电层中)的蚀刻。

[0034] 参照图7，导电材料过填充通穴T以在通穴T中分别形成导电插塞500。例如，导电材料可以是铜、铝、钨、钛或它们的合金或组合。在一些实施例中，例如，通过电镀工艺来形成导电材料。

[0035] 在一些实施例中，在电镀工艺之前可以形成阻挡层(未示出)。可以在通穴T的底部和侧壁上形成阻挡层。例如，阻挡层由钛、氮化钛、钽、氮化钽或它们的组合制成。例如，可以通过原子层沉积(ALD)、化学汽相沉积(CVD)、等离子体增强CVD(PECVD)、物理汽相沉积(PVD)或等离子体增强PVD(PEPVD)来形成阻挡层。

[0036] 此外，可以在阻挡层上方形成晶种层(未示出)。例如，晶种层由铜、镍、金或它们的组合制成。例如可以通过物理汽相沉积(PVD)来形成晶种层。

[0037] 而且，晶种层可以与改进晶种层的粘附性能的材料合金化使得晶种层可以作为粘附层。例如，晶种层可以与诸如锰或铝的材料合金化，诸如锰或铝的材料将迁移至晶种层和阻挡层的界面以及将改进该两层之间的粘附。可以在晶种层的形成期间引进合金材料。

[0038] 参考图8，通过去除工艺去除通穴T的外面的过量的导电材料。在一些实施例中，例如，通过化学机械抛光(CMP)工艺来去除超载荷的导电材料。在一些实施例中，使用等离子体回蚀刻以及随后的CMP工艺的组合。第一介电层400可以用作抛光停止层以保护下面的第一衬底110免受CMP损坏。在去除工艺之后，通穴T、导电插塞500和第一介电层400形成通孔(through vias)(TV)。当第一插塞400是由氧化硅制成时，TV是氧化物通孔(through-oxide vias)(TOV)。TV将第一半导体晶圆100的电组件(例如，连接线150)电连接至第二半导体晶圆200的电组件(例如，连接线240)。

[0039] 参考图9，在导电插塞500和第一介电层400上方形成第二介电层600和金属层700。第二介电层600由诸如氧化硅、氮化硅、氮氧化硅、低k介电材料、掺杂的玻璃(例如，硼硅酸盐玻璃)或它们的组合的介电材料制成。在一些实施例中，例如，通过化学汽相沉积(CVD)来形成第二介电层600。例如，金属层700由铜、铝、钨、钛或它们的合金或组合制成。在一些实施例中，例如，通过化学汽相沉积(CVD)、等离子体增强CVD(PECVD)、物理汽相沉积(PVD)或等离子体增强PVD(PEPVD)来形成金属层700。

[0040] 参考图10，图案化金属层700和第二介电层600以在图案化的第二介电层600上形成至少一个栅格710。栅格710将至少一个孔AP限定在栅格710中。孔AP与光电检测器120至少部分地对准，使得射入光穿过孔AP被引导至光电检测器120。也就是，孔AP在第二衬底210上的垂直投影与光电检测器120在第二衬底210上的垂直投影重叠。在一些实施例中，多个孔AP分别与多个电检测器120对准以降低邻近的光电检测器120之间的串扰。

[0041] 如图10所示，金属层700的图案化进一步在导电插塞500上方分别形成多个导电帽720以保护下面的导电插塞500免受蚀刻损坏。图案化的第二介电层600设置在导电帽720和导电插塞500之间以将导电帽720与导电插塞500电隔离。然而，在一些实施例中，导电插塞
500的变形可以破坏图案化的第二介电层600。当图案化的第二介电层600被破坏时，导电插塞500可以通过被破坏的第二介电层600分别电连接至导电帽720。在这样的实施例中，如果导电帽720彼此互相电连接，则可能形成导电插塞500之间不规则的电连接。

[0042] 如图10所示，导电帽720在空间上彼此分开，并且因此导电帽720彼此电隔离。由于导电帽720彼此电隔离，因此即使导电插塞500可以通过被破坏的第二介电层600分别电连接至导电帽720，也将不会形成导电插塞500之间的不规则的电连接。

[0043] 图14是根据本发明的一些实施例的导电帽720和导电插塞500的顶视图。如图14所示，导电插塞500的至少一个具有宽度W。导电插塞500彼此分开距离DP。距离DP与宽度W的设定比率(DP/W)在从约0.1至约1的范围内。导电帽720彼此分开距离DC。距离DC与宽度W的设定比率(DC/W)在从约0.1至约1的范围内。

[0044] 可以应用术语“约”以修改任何定量的表示，在不导致与之相关联的基本功能的变化的情况下可以允许改变该定量的表示。例如，如果导电插塞500仍然是在空间上彼此分开的，则如本文描述的距离DP与宽度W的设定比率(DP/W)在从约0.1至约1的范围内可以允许为多少小于0.1。类似地，如果导电帽720仍然是在空间上彼此分开的，则如本文描述的距离DC与宽度W的设定比率(DC/W)在从约0.1至约1的范围内可以允许为多少小于0.1。

[0045] 由于栅格710和导电帽720都是从金属层700图案化而来，因此栅格710和导电帽720由基本上相同的材料(或具体地是基本上相同的金属)制成。此外，在一些实施例中，栅格710和导电帽720也具有基本上相同的厚度。

[0046] 参考图11，将钝化层800填充至栅格710的孔AP内。钝化层800的顶部基本上是齐平的。在一些实施例中，钝化层800过填充栅格710的孔AP。也就是，钝化层800的顶部高于栅格710的顶部。钝化层800由诸如氧化硅、氮化硅、氮氧化硅、低k电介质、掺杂玻璃(例如，硼硅酸盐玻璃)或它们的组合的介电材料制成。在一些实施例中，例如，通过化学汽相沉积(CVD)来形成钝化层800。

[0047] 参考图12，在钝化层800上形成至少一个滤色镜900。滤色镜900至少部分地与光电检测器120对准，使得射入光穿过滤色镜900被引导至光电检测器120。也就是，滤色镜900在第二衬底210上的垂直投影与光电检测器120在第二衬底210上的垂直投影重叠。在一些实施例中，多个滤色镜900分别与多个电检测器120对准。滤色镜900可以由基于染料(或基于颜料)的聚合物或树脂制成以用于过滤射入光的特定波段，射入光的特定波段对应于色谱(例如，红、绿、蓝、黄、青、紫红)。例如，绿色滤色镜使绿光(例如，具有从约495nm至约570nm的范围的波长的光)通过以及反射或吸收那个范围之外的光(例如，红光或蓝光)。

[0048] 参考图13，在滤色镜900上方形成至少一个微透镜950以用于将射入光引导和聚焦朝向光电检测器120。微透镜950至少部分地与光电检测器120对准。也就是，微透镜950在第二衬底210上的垂直投影与光电检测器120在第二衬底210上的垂直投影重叠。在一些实施例中，多个微透镜950分别与多个电检测器120对准。通过图案化形成在滤色镜900上方的聚合物层来形成微透镜950。然后对图案化的聚合物层实施回流工艺，因此生成曲线形状的微透镜950。

[0049] 当第二介电层600破坏时为了防止短路，将导电帽720设计为彼此电隔离。由于导电帽720彼此电隔离，因此将不会形成导电插塞500之间的不规则的电连接即使导电插塞500通过被破坏的第二介电层600分别电连接至导电帽720。此外，由于第二介电层600是否被破坏已不是一个问题，所以可以扩大用于随后的工艺步骤(随后为第二介电层600的形成)的工艺窗口。

[0050] 根据本发明的一些实施例，半导体器件包括第一衬底、第二衬底、多个通孔(TV)和多个导电帽。第一衬底具有设置在第一衬底上的至少一个电组件。第二衬底堆叠在第一衬底上。TV延伸穿过第二衬底以电连接至第一衬底的至少一个电组件。导电帽分别覆盖TV，以及导电帽彼此电隔离。

[0051] 根据本发明的一些实施例，半导体器件包括第一衬底、第二衬底、第一通孔(TV)、第二TV、第一导电帽和第二导电帽。第一衬底具有设置在其上的至少一个电组件。第二衬底堆叠在第一衬底上。第一TV延伸穿过第二衬底以电连接至第一衬底的至少一个电组件。第二TV延伸穿过第二衬底以电连接至第一衬底的至少一个电组件。第一导电帽覆盖第一TV。第二导电帽覆盖第二TV。第一导电帽和第二导电帽彼此空间地分开。

[0052] 根据本发明中的一些实施例，一种用于制造半导体器件的方法，包括以下步骤。第一衬底堆叠在第二衬底上。第二衬底具有设置在其上的至少一个电组件。形成多个通孔(TV)。TV延伸穿过第一衬底以电连接至第二衬底的至少一个电组件。形成多个导电帽。导电帽分别覆盖TV，以及导电帽彼此分开。

[0053] 根据本发明的一个实施例，提供了一种半导体器件，包括：第一衬底，具有设置在所述第一衬底上的至少一个电组件；第二衬底，堆叠在所述第一衬底上；多个通孔(TV)，延伸穿过所述第二衬底以电连接至所述第一衬底的所述至少一个电组件；以及多个导电帽，分别覆盖所述TV，其中，所述导电帽彼此电隔离。

[0054] 在上述半导体器件中，还包括：介电层，设置在所述导电帽和所述TV之间。

[0055] 在上述半导体器件中，所述TV的至少一个电连接至所述导电帽的至少一个。

[0056] 在上述半导体器件中，还包括：至少一个光电检测器，形成在所述第二衬底中；以及至少一个栅格，形成在所述第二衬底上并且将至少一个孔限定在所述栅格中，其中，所述孔至少部分地与所述光电检测器对准。

[0057] 在上述半导体器件中，所述栅格与所述导电帽由基本上相同的材料制成。

[0058] 在上述半导体器件中，所述栅格和所述导电帽具有基本上相同的厚度。

[0059] 在上述半导体器件中，所述TV的至少一个包括：通穴，延伸穿过所述第二衬底；导电插塞，设置在所述通穴中以及电连接至所述第一衬底的所述至少一个电组件；以及介电层，设置在所述第二衬底和所述导电插塞之间。

[0060] 根据本发明的另一实施例，还提供了一种半导体器件，包括：第一衬底，具有设置在所述第一衬底上的至少一个电组件；第二衬底，堆叠在所述第一衬底上；第一通孔(TV)，延伸穿过所述第二衬底以电连接至所述第一衬底的所述至少一个电组件；第二TV，延伸穿过所述第二衬底以电连接至所述第一衬底的所述至少一个电组件；第一导电帽，覆盖所述第一TV；以及第二导电帽，覆盖所述第二TV，其中，所述第一导电帽和所述第二导电帽彼此空间地分开。

[0061] 在上述半导体器件中，还包括：介电层，设置在所述第一TV和所述第一导电帽之间。

[0062] 在上述半导体器件中，所述介电层还设置在所述第二TV和所述导电帽之间。

[0063] 在上述半导体器件中，所述第一TV电连接至所述第一导电帽。

[0064] 在上述半导体器件中，所述第二TV电连接至所述第二导电帽。

[0065] 在上述半导体器件中，还包括：至少一个光电检测器，形成在所述第二衬底中；以及至少一个栅格，形成在所述第二衬底上并且将至少一个孔限定在所述栅格中，其中，所述孔在所述第一衬底上的垂直投影与所述光电检测器在所述第一衬底上的垂直投影重叠。

[0066] 在上述半导体器件中，所述栅格与所述第一导电帽由基本上相同的金属制成。

[0067] 在上述半导体器件中，所述栅格与所述第二导电帽由基本上相同的金属制成。

[0068] 在上述半导体器件中，所述第一TV是第一氧化物通孔(TOV)。

[0069] 在上述半导体器件中，所述第二TV是第二氧化物通孔(TOV)。

[0070] 根据本发明的又另一实施例，还提供了一种用于制造半导体器件的方法，所述方法包括：将第一衬底堆叠在第二衬底上，所述第二衬底具有设置在所述第二衬底上的至少一个电组件；形成多个通孔(TV)，所述多个通孔(TV)延伸穿过所述第一衬底以电连接至所述第二衬底的所述至少一个电组件；以及形成多个导电帽，所述多个导电帽分别覆盖所述TV，其中，所述导电帽彼此分开。

[0071] 在上述方法中，还包括：在所述第一衬底中形成至少一个光电检测器。

[0072] 在上述方法中，形成所述导电帽包括：在所述第一衬底上形成导电层；以及图案化所述导电层以形成所述导电帽以及进一步在所述第一衬底上形成至少一个栅格，其中，所述栅格将至少一个孔限定在所述栅格中，以及所述孔至少部分地与所述光电检测器对准。

[0073] 上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的各方面。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与在此所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，在此他们可以做出多种变化、替换以及改变。