用于消除脉冲波峰因子消减的设备和方法

摘要

一种大体涉及波峰因子消减的设备。在该设备中，有限脉冲响应滤波器(360)提供第一消除脉冲(361)和第二消除脉冲(362)。第一加法器(311)耦接成接收输入信号(201)和第一消除脉冲(361)，以提供第一差值信号(335)。峰引擎(315)耦接成接收第一差值信号(335)，响应于第一差值信号(335)而提供消除脉冲值(336)。有限脉冲响应滤波器(360)耦接成接收消除脉冲值(336)，以提供第一消除脉冲(361)和第二消除脉冲(362)中的每一个。延迟(354)耦接成接收输入信号(201)，以提供延迟的输入信号(355)。第二加法器(305)耦接成接收延迟的输入信号(355)和第二消除脉冲(362)，以提供第二差值信号(325)。第二差值信号(325)是延迟的输入信号(355)的波峰因子消减后的版本。

权利要求

1.一种用于波峰因子消减的设备，其特征在于，包括：

有限脉冲响应滤波器，配置成提供第一消除脉冲和第二消除脉冲；

第一加法器，耦接成接收输入信号和所述第一消除脉冲，以提供第一差值信号；

峰引擎，耦接成接收所述第一差值信号，且配置成响应于所述第一差值信号而提供消除脉冲值；

其中，所述有限脉冲响应滤波器耦接成接收所述消除脉冲值，以提供所述第一消除脉冲和所述第二消除脉冲中的每一个；

延迟器，耦接成接收所述输入信号，以提供延迟的输入信号；

第二加法器，耦接成接收所述延迟的输入信号和所述第二消除脉冲，以从所述延迟的输入信号中减去所述第二消除脉冲，从而提供第二差值信号；

其中，所述第二差值信号是所述延迟的输入信号的波峰因子消减后的版本；

幅度模块，耦接成接收所述输入信号，以提供所述输入信号的幅度值，从而驱动所述峰引擎的峰探测器；

其中，所述峰探测器配置成用于峰探测以及用于确定分数时间偏移；以及内插器，耦接成响应于所述幅度值大于与所述峰探测关联的门限峰值，来提供所述消除脉冲值的复振幅。

2.根据权利要求1所述的设备，其特征在于：

所述有限脉冲响应滤波器包括延迟线，所述延迟线耦接成接收所述消除脉冲值，以提供第一加权信号和第二加权信号；

所述延迟线耦接在所述有限脉冲响应滤波器的第一放大加和模块和第二放大加和模块之间，以提供所述第一加权信号至所述第一放大加和模块，且提供所述第二加权信号至所述第二放大加和模块；

所述第一放大加和模块耦接成接收所述第一加权信号，以提供所述第一消除脉冲；以及所述第二放大加和模块耦接成接收所述第二加权信号，以提供所述第二消除脉冲。

3.根据权利要求2所述的设备，其特征在于，还包括：

第一消除脉冲发生器，耦接成从所述第一放大加和模块接收所述第一消除脉冲，以进行针对第一分数偏移的调节，从而提供针对所述第一分数偏移调节的所述第一消除脉冲至所述第一加法器；以及第二消除脉冲发生器，耦接成从所述第二放大加和模块接收所述第二消除脉冲，以进行针对第二分数偏移的调节，从而提供针对所述第二分数偏移调节的所述第二消除脉冲至所述第二加法器。

4.根据权利要求1所述的设备，其特征在于：

所述有限脉冲响应滤波器包括延迟线，所述延迟线耦接成接收所述消除脉冲值，以提供第一加权信号和第二加权信号；

所述延迟线耦接在所述有限脉冲响应滤波器的第一消除脉冲发生器和第二消除脉冲发生器之间，以提供所述第一加权信号至所述第一消除脉冲发生器，且提供所述第二加权信号至所述第二消除脉冲发生器；

所述第一消除脉冲发生器耦接成接收所述第一加权信号，以提供所述第一消除脉冲，且配置成进行针对第一分数偏移的调节，从而提供针对所述第一分数偏移调节的所述第一消除脉冲至所述第一加法器；以及所述第二消除脉冲发生器耦接成接收所述第二加权信号，以提供所述第二消除脉冲，且配置成进行针对第二分数偏移的调节，从而提供针对所述第二分数偏移调节的所述第二消除脉冲至所述第二加法器。

5.根据权利要求4所述的设备，其特征在于，还包括：

第一窗-波峰因子消减引擎，耦接成从所述第一消除脉冲发生器接收所述第一消除脉冲，以清理所述第一消除脉冲，从而提供给所述第一加法器；以及第二窗-波峰因子消减引擎，耦接成从所述第二消除脉冲发生器接收所述第二消除脉冲，以清理所述第二消除脉冲，从而提供给所述第二加法器。

6.根据权利要求4所述的设备，其特征在于，还包括：

第三消除脉冲发生器，耦接成从所述第一消除脉冲发生器接收所述第一消除脉冲，以清理所述第一消除脉冲，从而提供给所述第一加法器；以及第四消除脉冲发生器，耦接成从所述第二消除脉冲发生器接收所述第二消除脉冲，以清理所述第二消除脉冲，从而提供给所述第二加法器。

7.根据权利要求1所述的设备，其特征在于，所述消除脉冲值是响应于所述第一消除脉冲提供的过去贡献而递归更新的。

8.根据权利要求1所述的设备，其特征在于，所述峰引擎配置有门限峰值T，其中对于所述输入信号x(n)，所述第一消除脉冲c(n)，以及所述第一差值信号y(n)，运算为：

9.根据权利要求1所述的设备，其特征在于：

所述峰引擎包括前看模块，以及

所述前看模块配置成前看所述输入信号的未来贡献，以确定所述输入信号的下一个样本是否超过门限值，以为关联的样本设定恒定的信号相位，从而简化所述消除脉冲值仅为幅度数据。

10.根据权利要求9所述的设备，其特征在于，所述前看模块配置成使用长度为2M+1的滤波函数w减去所述未来贡献，以确定所述第一消除脉冲c(n:n+L-1)的能量，该能量足够驱动样本幅度至低于所述门限值的数值，其中M是大于零的正整数，c(n)是所述第一消除脉冲，而L是前看值。

11.根据权利要求9所述的设备，其特征在于，所述前看模块包括二次规划函数，非线性规划函数或者线性规划函数，用于单通波峰因子消减。

12.根据权利要求9所述的设备，其特征在于，所述前看模块配置成：查看所述输入信号的未来样本，以量化超过所述门限值的未来样本，使用所述量化的未来样本回看，以及将所述量化的未来样本应用到所述第一差值信号，从而在为所述消除脉冲值选择当前消除脉冲复数增益中消除未来和过去贡献的绝大部分。

13.一种用于波峰因子消减的方法，其特征在于，包括：提供来自有限脉冲响应滤波器的第一消除脉冲和第二消除脉冲；

由加法器接收输入信号和所述第一消除脉冲，以提供差值信号；

获取输入信号的幅度或者幅度平方，用于驱动峰引擎的峰探测器；

由所述峰引擎接收所述差值信号和所述幅度或者幅度的平方，以提供消除脉冲增益，所述提供消除脉冲增益包括：使用所述峰探测器探测所述输入信号的峰；

由所述峰探测器确定与所述峰的探测关联的相对于样本的分数时间偏移；

由内插器内插所述样本点，以寻找探测的所述峰的峰幅度以及峰位置；

确定所述峰幅度是否大于门限峰值；以及

为大于所述门限峰值的所述峰幅度，由所述内插器寻找用于所述消除脉冲增益的复数内插的消除脉冲值；

由所述有限脉冲响应滤波器生成具有所述消除脉冲增益的所述第一消除脉冲和所述第二消除脉冲；以及从所述有限脉冲响应滤波器输出所述第二消除脉冲，用于峰值因子消减。

14.根据权利要求13所述的方法，其特征在于，还包括，对于不大于所述门限峰值的所述峰幅度，设置所述消除脉冲增益为一。

15.根据权利要求13所述的方法，其特征在于，所述探测包括对样本序列进行二次拟合，且所述内插包括使用所述二次拟合。

说明书

用于消除脉冲波峰因子消减的设备和方法

技术领域

[0001] 以下描述涉及集成电路器件(“IC”)。更具体的，以下描述涉及用于IC的消除脉冲波峰因子消减。

背景技术

[0002] 基站和其他发射机越来越多地引入更多的无线接入技术。此外，通过基站和其他发射机的通信量也在增加。因此，需要降低将要发射的信号的波峰因子消减(“CFR”)的反应时间和/或复杂度，这也将是有益的。

发明内容

[0003] 一种设备大体涉及波峰因子消减。在该设备中，有限脉冲响应滤波器被配置成提供第一消除脉冲和第二消除脉冲。第一加法器耦接成接收输入信号和第一消除脉冲，以提供第一差值信号。峰引擎耦接成接收第一差值信号，且配置成响应于该第一差值信号而提供消除脉冲值。该有限脉冲响应滤波器耦接成接收消除脉冲值，以提供第一消除脉冲和第二消除脉冲中的每一个。延迟器耦接成接收输入信号，以提供延迟的输入信号。第二加法器耦接成接收该延迟的输入信号和第二消除脉冲，以提供第二差值信号。第二差值信号是延迟的输入信号的波峰因子消减后的版本。

[0004] 在一些实施例中，有限脉冲响应滤波器可以包括延迟线，其耦接成接收消除脉冲值，以提供第一加权信号和第二加权信号。延迟线可以耦接在有限脉冲响应滤波器的第一放大加和模块和第二放大加和模块之间，以提供第一加权信号至第一放大加和模块，且提供第二加权信号至第二放大加和模块。第一放大加和模块耦接成接收第一加权信号，以提供第一消除脉冲，第二放大加和模块耦接成接收第二加权信号，以提供第二消除脉冲。

[0005] 在一些实施例中，第一消除脉冲发生器可以耦接成从第一放大加和模块接收第一消除脉冲，以进行针对第一分数偏移的调节，从而提供针对第一分数偏移调节的第一消除脉冲至第一加法器。第二消除脉冲发生器耦接成从第二放大加和模块接收第二消除脉冲，以进行针对第二分数偏移的调节，从而提供针对第二分数偏移调节后的第二消除脉冲至第二加法器。

[0006] 在一些实施例中，有限脉冲响应滤波器可以包括延迟线，耦接成接收消除脉冲值，以提供第一加权信号和第二加权信号。延迟线可以耦接在有限脉冲响应滤波器的第一消除脉冲发生器和第二消除脉冲发生器之间，以提供第一加权信号至第一消除脉冲发生器，且提供第二加权信号至第二消除脉冲发生器。第一消除脉冲发生器可以耦接成接收第一加权信号，以提供第一消除脉冲，且配置成进行针对第一分数偏移的调节，从而提供针对第一分数偏移调节后的第一消除脉冲至第一加法器。第二消除脉冲发生器可以耦接成接收第二加权信号，以提供第二消除脉冲，且配置成进行针对第二分数偏移的调节，从而提供针对第二分数偏移调节的第二消除脉冲至第二加法器。

[0007] 在一些实施例中，第一窗-波峰因子消减引擎可以耦接成从第一消除脉冲发生器接收第一消除脉冲，以清理该第一消除脉冲，以提供给第一加法器。第二窗-波峰因子消减引擎，耦接成从第二消除脉冲发生器接收第二消除脉冲，以清理该第二消除脉冲，以提供给第二加法器。

[0008] 在一些实施例中，第三消除脉冲发生器可以耦接成从第一消除脉冲发生器接收第一消除脉冲，以清理该第一消除脉冲，以提供给第一加法器。第四消除脉冲发生器可以耦接成从第二消除脉冲发生器接收第二消除脉冲，以清理该第二消除脉冲，以提供给第二加法器。

[0009] 在一些实施例中，消除脉冲值是响应于第一消除脉冲提供的过去贡献而递归更新的。

[0010] 在一些实施例中，有限脉冲响应滤波器是分解滤波器(factored filter)。

[0011] 在一些实施例中，第一消除脉冲和第二消除脉冲分别被提供给第一加法器和第二加法器各自的负端口。

[0012] 在一些实施例中，峰引擎配置有门限峰值T，其中输入信号x(n)，第一消除脉冲c(n)，以及第一差值信号y(n)，运算为：

[0013]

[0014] 在一些实施例中，峰引擎包括前看模块。该前看模块可以配置成前看输入信号的未来贡献，以确定该输入信号的下一个样本是否超过门限值，以为关联的样本设定恒定的信号相位，从而简化消除脉冲值仅为幅度数据。

[0015] 在一些实施例中，前看模块配置成使用长度为2M+1的滤波函数w减去未来贡献，以确定消除脉冲c(n:n+L-1)的能量，该能量足够驱动样本幅度至低于门限值的数值，其中M是大于零的正整数，c(n)是第一消除脉冲，L是前看值。

[0016] 在一些实施例中，前看模块包括二次规划函数，非线性规划函数或者线性规划函数，用于单通波峰因子消减。

[0017] 在一些实施例中，前看模块配置成：查看输入信号的未来样本，以量化超过门限值的未来样本，使用量化的未来样本回看，以及将量化的未来样本应用到第一差值信号，从而在为消除脉冲值选择当前消除脉冲复数增益中消除未来和过去贡献的绝大部分。

[0018] 一种方法大体涉及波峰因子消减。在该方法中，获得输入信号的幅度或者幅度的平方(magnitude squared)。使用峰探测器探测输入信号的峰。确定与峰的探测关联的分数时间偏移。内插，以寻找探测的该峰的峰幅度以及峰位置。确定峰幅度是否大于门限值。为大于门限值的峰幅度，寻找用于消除复数内插的消除脉冲值。生成具有所述消除脉冲增益的消除脉冲。输出消除脉冲，用于峰值因子消减。

[0019] 在一些实施例中，该方法可以包括，对于不大于门限值的峰幅度，设置消除脉冲增益为一。

[0020] 在一些实施例中，探测可以包括对样本序列进行二次拟合，且内插包括使用该二次拟合。

[0021] 附图描述

[0022] 附图示出了示例性的设备和/或方法。然而，附图不应当用于限制权利要求的范围，而仅用于解释和理解。

[0023] 图1是示出一个示例性的列式现场可编程逻辑门阵列(“FPGA”)架构的简化框图；

[0024] 图2是示出一个示例性的传统窗波峰因子消减(“CFR”)引擎的框图；

[0025] 图3是示出一个示例性的CPCFR引擎的框图；

[0026] 图4是示出一个示例性的消除脉冲发生器(“CPG”)的框图；

[0027] 图5是示出一个示例性的复数CP增益生成和CP生成流程的流程图；

[0028] 图6至图8是分别示出其他示例性的消除脉冲因子消减(“CPCFR”)引擎的框图。

具体实施方式

[0029] 以下描述中，列举了很多具体细节，以提供对具体实施例的详尽描述。然而本领域技术人员应当理解，可以在没有以下给定的所有具体细节的情况下实施一个或多个其他实施例和/或实施例的变化例。在一些情形下，未详细描述众所周知的特征，以免淡化对文本实施例的描述。为便于说明，在不同图示中使用相同的标记来指代相同的项；然而，这些项在替代实施例中可能不同。

[0030] 在描述示意性地示出在若干图中的实施例之前，先进行大体介绍以加深理解。通常，传统的窗波峰因子消减(“CFR”)要么性能太低，要么为了为某些应用获得足够的性能而包括多个层级。多个层级增加了反应时间以及复杂度，并且可能不适用于某些应用，包括但不限于多重无线接入技术(multi-radio access technology)。传统的消除脉冲应用将先前和将来的消除脉冲关联到当前消除脉冲，在一些应用中，其会响应于施加的复杂增益过抑制或者欠抑制峰。这种关联需要多个通道，这增加了反应延迟和复杂度，并且可能不适用于某些应用，包括但不限于多重无线接入技术。

[0031] 以下描述CFR，其可以在单层级和单通道中实现，且具有足够的性能用于某些应用，包括但不限于多重无线接入技术。更具体的，描述了峰引擎，其生成复数消除脉冲增益(complex cancellation pulse gain)。该峰引擎可以具有前看(look-ahead)以提高性能。此外，该峰引擎可以配置成对检测到的峰进行拟合，以及支持分数偏移(fractional offset)。此外，描述了消除脉冲生成器，其在单通道中产生用于消除的更精确的消除脉冲。

[0032] 基于以上大体的认识，以下大致描述用于消除脉冲-CFR引擎的多个配置。

[0033] 因为一个或多个上述实施例在本文中的描述使用了一个具体类型的IC，以下提供该IC的详细描述。然而，应当理解，其他类型的IC也可以通过本文描述的一个或多个技术获益。

[0034] 可编程逻辑器件(“PLD”)是一种熟知的集成电路，可编程从而用于执行指定的逻辑功能。一种PLD，现场可编程逻辑门阵列(“FPGA”)，通常包含可编程单元块(tile)阵列。这些可编程单元块可包含例如输入/输出模块(“IOB”)、可配置逻辑模块(“CLB”)、专用随机存取存储器模块(“BRAM”)、倍增器、数字信号处理模块(“DSP”)、处理器、时钟管理器、延迟锁定环(“DLL”)等等。本文中使用的“包含”和“包括”是开放式的包含。

[0035] 每个可编程单元块通常既包含可编程互连也包含可编程逻辑。可编程互连通常包含许多个不同长度的互连线，其通过可编程互连点(“PIP”)相互连接。可编程逻辑使用可编程元件来实施用户设计的逻辑，可编程元件可包含例如函数产生器、寄存器、算术逻辑等。

[0036] 通常通过将配置数据流加载到内部配置存储器单元中来编程可编程互连及可编程逻辑，所述内部配置存储器单元界定如何配置可编程元件。可从存储器(例如从外部PROM)读取配置数据，或者通过外部设备将配置数据写入FPGA中。于是，各个存储器单元的集合状态决定FPGA的功能。

[0037] 另一种类型的PLD是复杂可编程逻辑器件，或CPLD。CPLD包含两个或两个以上“功能模块”，其通过互连开关矩阵连接在一起并连接到输入/输出(“I/O”)资源。CPLD的每一功能模块包含类似于可编程逻辑阵列(“PLA”)及可编程阵列逻辑(“PAL”)器件中使用的两级与/或(AND/OR)结构。在CPLD中，通常在非易失性存储器中以片上(on－chip)方式存储配置数据。在一些CPLD中，在非易失性存储器中以片上方式存储配置数据，接着作为初始配置(编程)序列的一部分将配置数据下载到易失性存储器。

[0038] 对于所有这些可编程逻辑器件(“PLD”)，通过数据位来控制器件的功能，该数据位出于此目的而被提供给该器件。可将数据位存储于易失性存储器(例如，静态存储器单元，如在FPGA及一些CPLD中)、非易失性存储器(例如，快闪存储器，如在一些CPLD中)，或任何其它类型的存储器单元。

[0039] 通过应用处理层，例如金属层，来编程其它PLD，该处理层以可编程的方式使器件上的多个元件互连。这些PLD称为掩模可编程器件。还可用其它方式来实施PLD，例如使用熔丝或反熔丝技术。术语“PLD”及“可编程逻辑器件”包含但不限于这些示范性器件，也涵盖仅部分可编程的器件。例如，一种类型的PLD包含硬编码晶体管逻辑与可编程开关结构的组合，该可编程开关结构以可编程方式使硬编码晶体管逻辑互连。

[0040] 如以上指出的，高级FPGA可以包含成阵列的若干不同类型的可编程逻辑模块。例如，图1示出的FPGA架构100包含多个不同的可编程单元块，该不同的可编程单元块包括千兆位收发器(“MGT”)101、可配置逻辑模块(“CLB”)102、随机存取存储器模块(“BRAM”)103、输入/输出模块(“IOB”)104、配置及时钟逻辑(“CONFIG/CLOCK”)105、数字信号处理模块(“DSP”)106、专用输入/输出模块(“I/O”)107(例如，配置端口及时钟端口)，以及其它可编程逻辑108，例如数字时钟管理器、模/数转换器、系统监视逻辑等。一些FPGA还包含专用处理器模块(“PROC”)110。

[0041] 在一些FPGA中，每个可编程单元块包含可编程互连元件(“INT”)111，其具有连接至及来自每个邻近单元块中的对应互连元件的标准化连接。因此，这些结合到一起可编程互连元件实现所示出的FPGA的可编程互连结构。可编程互连元件111还包含连接至及来自同一单元块内的可编程逻辑元件的连接，如图1上部所包含的实例所示。

[0042] 例如，CLB 102可包含可配置逻辑元件(“CLE”)112和一个可编程互连元件(“INT”)111，其中CLE 112可被编程以实现用户逻辑。除了一个或一个以上可编程互连元件之外，BRAM 103还可包含BRAM逻辑元件(“BRL”)113。通常，单元块中包含的互连元件的数目取决于单元块的高度。在图示的实施例中，BRAM单元块的高度与五个CLB的高度相同，但也可使用其它数目(例如四个)。除了适当数目的可编程互连元件之外，DSP单元块106还可包含DSP逻辑元件(“DSPL”)114。除了包含一个可编程互连元件111外，IOB 104还可包含例如两个输入/输出逻辑元件(“IOL”)115。本领域技术人员将容易了解，连接到例如I/O逻辑元件115的实际I/O垫通常并不局限于输入/输出逻辑元件115的区域。

[0043] 在图示实施例中，邻近裸片的水平区域(示出于图1)用于配置、时钟和其他逻辑控制。延伸自该水平区域的多个纵列109或者一个纵列用于在整个FPGA宽度上分配时钟和配置信号。

[0044] 一些使用图1示出的架构的FPGA包含额外的逻辑模块，该额外的逻辑模块破坏了构成FPGA大部分的规则列结构。该额外的逻辑块可以是可编程模块和/或专用逻辑。例如，处理器模块110贯穿若干列CLB和BRAM。

[0045] 需要注意，图1仅用于示意一个示例性的FPGA架构。例如，一行中的逻辑模块数目，行的相对宽度，行的数目和顺序，行中包含的逻辑模块类型，逻辑模块的相对尺寸，以及图1上部包含的互连/逻辑实现仅是实例性的。例如，在实际的FPGA中，当存在CLB时，通常包含多于一个相邻行的CLB，从而便于用户逻辑的有效实现，但是相邻CLB行的数目随着FPGA的整体尺寸而变化。

[0046] 图2是示出一个示例性的传统的窗CFR引擎200的框图。将要被发送的输入信号201可以大体被看作是将要被发送的信号的基带表示。通常输入信号201是复数形式(in complex form)。

[0047] 输入信号201作为输入提供给幅度转换器203，以及作为输入提供给乘法器205。幅度转换器203的输出实际上是输入信号201的幅度或者包络，该输出作为输入提供给第一加法器207的正端。加法器207的另一个输入是固定的门限值209，T，其可以作为输入提供给加法器207的负端。如果从加法器207的加和输出是负值，那么输入信号201中的峰没有超过门限值T。然而，如果从加法器207的输出是正值，那么输入信号201中的峰超出了门限值T。

[0048] 加法器207的加和输出作为输入提供给第二加法器211。加法器211的另一个输入是从加权加法器213的输出。加法器211的输出作为输入提供给最大幅度模块215。最大幅度模块215的非复数输出被作为输入提供给延迟链或者移位寄存器(“加权模块”)217。加权模块217的多个抽头用于提供加权，例如加权w2、w1、w0，给加权加法器213，提供加权w2、w1、w0、w1、w2给加权加法器223。如同来自加权模块217的输出，来自加权加法器223的输出都是幅度信号。加权加法器223还接收单位增益(“1”)的缩放输入信号221。加权加法器223的输出作为增益缩放输入提供给乘法器205。乘法器205的输出是将要被发送的输出信号225。实际上，如下文更具体地描述的，输出信号225是输入信号201的增益缩放后的版本。

[0049] 如果从加法器207的输出是负的，那么输入至加权加法器223的增益为1的缩放输入信号221被作为缩放因子，用于加权加法器223的输出。因此，对于CFR输出信号225的被缩放的部分，这部分和输入信号201的相关联部分相同。然而，如果加法器207的输出是正的，那么最大幅度模块215提供非零输出值y给加权模块217。响应于最大幅度模块215的非零输出值，加权加法器213和223分别接收一组在时间上分布或者在时间上分散的加权。加权加法器223可以加和这些加权，从而提供增益信号作为给乘法器205的输入，该增益信号实际上是“小于单位”的缩放因子。加权加法器213可以加和接收到的一组加权，作为给加法器211的反馈输入。基本上，加权加法器213的输出用于指示输入信号201的先前部分对当前缩放因子的贡献是多少，用于例如说明重叠峰。

[0050] 然而，对于某些应用，这种传统的低成本窗CFR的性能可能太低。例如，对于某些应用，这种传统的低成本窗CFR的峰均比(peak-to-amplitude reduction“,PAR”)相对误差向量幅度(“EVM”)可能表现不佳。例如，为了获得足够宽的频谱遮罩(spectral mask)，加权加法器223的增益信号输出可能必须更宽或者更分散，这将导致额外的频谱损耗。此外，这种传统的低成本窗CFR可以使用多个层级，例如用以负责频谱增生或者重叠信号，这增加了复杂度和反应时间。

[0051] 如以下更具体的描述的，可以提供消除脉冲(“CP”)开窗系统，以提高超出这种传统的低成本窗CFR引擎200的性能，然而同时保持这种传统的低成本窗CFR引擎200的低成本性质。以下描述的消除脉冲可以在单层级中实现，这避免了多层级的复杂度。然而，这种消除脉冲可以使用1至3个层级，随后是传统开窗CFR层级。此外，通过使用单消除层级脉冲而获得足够的性能，除了避免了使用多个消除脉冲带来的复杂度，频谱性能也没有被使用多个消除脉冲而降低。此外，可以在单层级中获得足够的性能，相比于多层级系统，这降低了延迟。此外，可以获得对用于识别峰的包络波形的二次拟合(quadratic fit)、以及相对于峰的分数偏移，以提高针对不是精确位于峰上的样本的性能。此外，可以增加如下描述的峰预测，以提高性能。如果在3个样本区间上，包络被近似为二次多项式：

[0052] y(n+d)＝y(n)+d*dy(n)+d2*ddy(n)

[0053] 其中，d是相对于中间样本y(n)的分数偏移，那么

[0054] y(n+1)＝y(n)+dy(n)+ddy(n),且

[0055] y(n-1)＝y(n)–dy(n)+ddy(n).

[0056] 这样，可以确定dy(n)和ddy(n)以拟合与之关联的观察到的波形，那么可以分别确定ddy(n)和ddy(n)：

[0057] dy(n)＝(y(n-1)–y(n+1))/2,且

[0058] ddy(n)＝(y(n)-y(n-1)/2-y(n+1)/2)

[0059] 通过y(n+d)对d求导，如下文更具体描述的，可以找到该波形的峰。使该求导结果等于零，可以找到峰偏移位置d，然后d的该值可以被代入到求导的等式中以获得峰值。

[0060] 使用本文别处描述的内插，可以增加峰的定位精度，就如同明显过采样了。通过在较低的采样率下计算或者通过其他方式确定峰值，确定位置所需的时间和工作量(即“计算机速率”)大幅降低。

[0061] 如本文别处描述的信号的幅度和位置被识别之后，可以得到峰的相位，以为其生成正确的CP增益。这可以通过本文别处描述的多个方式中的任一个实现。

[0062] 此外，可以在复数域对信号进行二次拟合，对应的二次内插可以结合获得的偏移d使用，以在确定的峰位置生成复数幅度。可选地或替换地，可以使用峰的幅度，并且可以使用最接近样本的相位来获得复合的复数CP增益。

[0063] 出于清晰说明的目的采用了实施例，而非为了限制目的，下文从FPGA方面进行了描述，本文的描述并不限于FPGA。可以使用任何集成电路，无论是ASIC、ASSP、FPGA或者任何其他的集成电路。

[0064] 单层级递归消除脉冲可以用于CFR，即单层级消除脉冲-CFR(“CPCFR”)引擎。相应地，滤波可以使用级联积分梳状(“CIC”)滤波器结构，用于一个或者多个后接“清理(clean up)”层级的载波配置。“清理”层级可以使用传统的窗CFR，该传统的窗CFR的性能少许降低，通常在低于一个分贝的降低量级。

[0065] 图3是示出一个示例性的CPCFR引擎300的框图。CPCFR引擎300可以用于基站或者其他具有发射器的系统，以降低功率放大器的截止(clipping)和/或增加功率放大器的效率，同时降低引入的总体失真(例如，ACLR，EVM)。此外，CPCFR引擎300可以用于降低提供给天线发射的RF功率。多频带和多载波系统中的峰均比(“PAR”)可以很高(例如，12dB或更高)。CPCFR引擎300可以用于大幅降低PAR，例如在大约5至8dB的范围。

[0066] CPCFR引擎300，或者下文描述的CPCFR引擎的其他实施例可以使用一个或者多个IC实现，包括但不限于一个或多个数字信号处理器，ASIC，ASSP和/或FPGA。例如，对于FPGA形式，峰引擎315或者CPCFR引擎的其他部件(例如文中作为实施例所描述的)可以使用图1的FPGA100的DSP模块或者单元块(slice)实现。然而，在其他实现中，也可以使用其他类型的乘法器和/或加法器，FPGA的可编程硬宏，数字信号处理器，ASIC，ASSP，或其他类型的IC。用FPGA实现CPCFR引擎300的优点是：相比于ASIC和ASSP，及其他更静态或者不可重配置的实现方式，FPGA实现方式可以针对无线架构和系统参数而被重新配置。相应地，FPGA实现方式可以被调整成兼容不同频带布局和/或多重无线接入技术(multi-RAT)。multi-RAT的一个例子是支持WCDMA，LTE5，LTE10，LTE20，EDGE，GSM，CDMA2000，和FH GSM的基站。其他CFR技术，例如用于隐含的RAT(implied RAT)的技术，包括在未使用的用户信道或者OFDM的未使用的频率(tone)中插入数据，可以用在所描述的CFR模块之前，用于提高CPCFR引擎300之前的整体系统性能，例如用于多模和/或多频带系统的PAR降低，其可以独立于发射器调制模式，而非用于配置的参数(该参数可以用于配置CFR运行)。

[0067] 继续参考图3，CPCFR引擎300包括有限脉冲响应滤波器360，配置成提供消除脉冲361和消除脉冲362。CPCFR引擎300还可以包括加法器311和305，峰引擎315和延迟器354。

[0068] 加法器311耦接成接收输入信号201和消除脉冲361，以提供差值信号335。相应地，输入信号201提供至加法器311的正端，消除脉冲361提供至加法器311的负端。可选地，加法器311可以被看作是减法器。

[0069] 峰引擎315可以耦接成接收差值信号335。峰引擎315可以配置成响应于差值信号335、提供消除脉冲值336。如果差值信号335是负值或者零，即输入信号201小于或者等于门限值T，则峰引擎315可以有效地提供单位的消除脉冲值336。然而，如果差值信号335大于零，则峰引擎315可以提供消除脉冲值336，以响应于加权而调节复数消除脉冲362。消除脉冲362不仅是幅度，而是响应于消除脉冲(“CP”)值或者增益362而提供的脉冲波形。消除脉冲361关联于过去或者先前消除脉冲贡献，对于当前处理的输入信号201，消除脉冲值336可以是响应于过去的消除脉冲贡献而递归更新的。因此，可以提供消除脉冲361和362每个的更新版本。

[0070] 如下文更具体描述的，有限脉冲响应(“FIR”)滤波器360可以耦接成接收消除脉冲值336给其延迟线317，以提供消除脉冲361和消除脉冲362。延迟线317可以由多个延迟器组成，例如寄存器延迟器340至344，这些延迟器串行连接，延迟器之间分别有抽头，例如抽头330至333，最后一个抽头是334。虽然示出了五个延迟器，也可以使用少于或者多于五个延迟器。

[0071] 延迟线317可以耦接在FIR滤波器360的放大加和模块313和323之间。自延迟线317的抽头的一部分，一组加权351被提供给FIR滤波器360的放大加和模块313，自延迟线317的抽头的另一部分，另一组加权352被提供给FIR滤波器360的放大加和模块323。在该实施例中，抽头330至332分别耦接到放大加和模块313，以分别提供构成加权组351的加权w2至w0，抽头330至334分别耦接到放大加和模块323，以分别提供构成加权组352的加权w2至w0至w2。然而，在其他实现方式中，可以使用其他组抽头。此外，FIR滤波器360可以具有多个配置中的任何一个，包括但不限于分解滤波器(factored filter)，以降低复杂度。该分解滤波器的一个例子包括级联积分梳状(“CIC”)滤波器，然而，也可以使用其他FIR减少硬件的实现方式。

[0072] 延迟器354可以耦接成接收输入信号201，以提供延迟的输入信号355。实际上，延迟器354可以看作是消除脉冲延迟器，即这样一个延迟器用于使得：为当前输入信号201生成的消除脉冲362和为当前输入信号201生成的延迟的输入信号355在同一个时间窗口到达加法器305。消除脉冲362可以提供给加法器305的负端，延迟的输入信号355可以提供给加法器305的正端。加法器305的输出是差值信号325，其是该延迟的输入信号355的波峰因子消减后的版本。

[0073] 峰引擎315可以配置有门限峰值T。例如，如果输入信号201 x(n)和消除脉冲361 c(n)产生一个差值信号335 y(n)，即y(n)＝x(n)-c(n)，峰引擎315的运算可以数学表达为：

[0074]

[0075] 其中T是门限峰值。因此，对于没有大于T的峰的输入信号x(n)，从峰引擎315输出的消除脉冲值336等于1，对于具有大于T的峰的输入信号x(n)，从峰引擎315输出的消除脉冲值336的幅度是T除以x(n)的幅度的绝对值。

[0076] 因为CPCFR引擎300通过生成过去的消除脉冲贡献(其可以包括一个或多个消除脉冲的过去应用)并且从当前输入信号201中减去该过去的消除脉冲贡献、从而配置用于递归或者反馈运算，所以差值信号355实际上指示：基于该一个或者多个过去的消除脉冲的贡献，应当对当前样本应用多少消除(如果有的话)。例如，对于过采样率为2的信号载波，消除脉冲可以是24个或者更少的样本。

[0077] 可选地，峰引擎315可以进一步被配置为“前看”(look-ahead)一个或多个将来的贡献，以提高CPCFR引擎300的性能。在前看中，如果输入信号201的下一个样本超过门限T，那么可以考察两个样本的结合，以找到交互(interaction)对生成的消除脉冲的影响。这两个样本可以是高度关联的，消除脉冲361也可以是关联的。为了简化峰引擎315的峰处理，可以假设信号相位在被考虑的区间是不变的，从而仅处理幅度数据。当前峰可以被一个或多个将来的消除脉冲影响。因此，在峰引擎315为当前采样的输入信号201确定脉冲幅度中，前看有益于提高性能。

[0078] 如果当前样本超过门限T且如果下一个样本也超过门限T，那么这种事件的状态可能影响当前样本的幅度，并且引入与目标门限相关的误差，其可能过度降低输入信号的当前样本的幅度，即过度消除。峰引擎315中的前看模块380可以用于降低此类误差。相应地，可以恢复至大约1dB的EVM，而不会损害PAR目标。为清晰目的采用了实施例，而非为了限制目的，以下为提高CFR的性能，在前看中仅考虑了一个样本。然而，在其他实现方式中，可以使用多于一个前看样本。

[0079] 此外，为清晰目的而非限制目的，假设超过门限的将来的样本与当前样本相位相同，从而在为当前样本确定消除脉冲幅度时，仅考虑这些样本的幅度。过去的和将来的决定可以影响所需的峰值消减，因为针对其的CP可能重叠。除了将信号消减到低于门限，一个或多个消除脉冲所注入的能量可以被降低或者最小化。

[0080] 来自前看k个样本的、在时刻n具有过去CP贡献的信号可以被定义为y_e(n,k)。对于该实施例，提供1至2个前看样本即足够。如果y_e(n,1)>门限T，那么可以施加消除。消除可以由将来的CP提供，然而，该将来的CP相比于当前的y_e(n,)足够大。当前的CP幅度可以使用预测的CP幅度来确定。如果将来的CP被忽略，那么当前的CP值可以数学表达为：

[0081] c(n)＝|y_e(n，0)|-Ty_e(n，0)/|y_e(n，0)|

[0082] 不考虑任何将来的样本，当前的消除脉冲c(n)的幅度可以是当前样本减去超过门限T的过去样本的CP贡献，其相位旋转以匹配关联的输入样本的相位。如果考虑一个或者多个将来的样本，可以确定消除脉冲增益c(n:n+L-1)，其中L是前看值。相应地，可以找到矢量c(n:n+L-1)，其满足：

[0083] 最小化c(n：n+L-1)Tc(n：n+L-1)

[0084] 满足：

[0085] |y(n+0)|＝|y_e(n，0)-w(M：M+L-1)Tc(n：n+L-1)|＜＝T

[0086] |y(n+1)|＝|y_e(n，1)-w(M-1：M+L-2)Tc(n：n+L-1)|＜＝T

[0087]

[0088] |y(n+L-1)|＝|y_e(n，L-1)-w(M-L：M)Tc(n：n+L-1)|＜＝T

[0089] 换言之，可以确定当前的预测的信号减去过去c(n)的贡献，可以使用长度为2M+1的滤波函数w减去将来的c(n)的贡献，其输出被用于生成差值信号335，M是大于零的正整数。可以找到最小、或者至少大幅降低的能量c(n：n+L-1)，其足够驱动所有选择的样本幅度低于值T。其可以数学表达为：

[0090] 最小化c(n：n+L-1)Tc(n：n+L-1)

[0091] 满足：

[0092] |ye(n，0)|2-T2-2Re(w(M：M+L-1)Tc+cTw(M：M+L-1)w(M：M+L-1)Tc＜＝0[0093]

[0094] 以上等式是二次约束的二次规划(quadratic programing)(“QCQP”)等式。因此，前看模块380可以使用二次规划实现。此外，前看模块380可以使用查找表或者其他生成非线性规划函数的方式来实现。然而，如下文更具体描述的，该前看模块380可以被简化从而使用可以使用线性规划来实现，其可以包括一个或者更多简化。

[0095] 为清晰目的，这些等式可以简化、仅考虑当前样本和下一个样本。可以使用一系列列举的条件。为了简化处理这些等式，可以假设w(M)＝＝1＞w(M+1：end)。假设在y_e(n，k)值上，这些样本的相位相等，那么c矢量变为实数值。该假设将计算降低为更类似于一个线性问题，如下：

[0096] 最小化c(n：n+L-1)Tc(n：n+L-1)

[0097] 满足

[0098] |y_e(n，0)|-T-w(M：M+L-1)Tc(n：n+L-1)≤0

[0099] |y_e(n，1)|-T-w(M-1：M+L-2)Tc(n：n+L-1)≤0

[0100]

[0101] 最小化xTx

[0102] 满足：

[0103] Ax≤b；x≥0

[0104] A＝-Toeplitz(w)；b＝abs(ye)-Threshold

[0105] 这些更线性的等式可以使用Karush-Kuhn-Tucker(“KKT”)条件进一步处理，即：

[0106] x+ATμT-y＝0

[0107] Ax+v＝b

[0108] x≥0，μ≥0，y≥0，v≥0，yx+0，μv＝0

[0109] 其中引入松弛变量u，y和v。

[0110] 使用KKT条件将计算降低为线性规划问题。通过假设相位在一个关注的区间上不变，该线性规划可以被简化，其导致实值优化。可以使用当前的样本相位对c值进行相位旋转，以匹配在当前样本点的输入信号。这可以数学表达为：

[0111] 最小化c(n：n+L-1)Tc(n：n+L-1)，

[0112] 满足：

[0113] |y_e(n，0)|-T-w(M：M+L-1)Tc(n：n+L-1)≤0

[0114] |y_e(n，1)|-T-w(M-1：M+L-2)Tc(n：n+l-1)≤0

[0115] 通过最小化实值CP幅度的加和而非加和的平方(sum squared)，可以进一步简化上式。

[0116] 因此，前看模块380可以是使用实值数据的线性规划函数。相应地，通过使用单样本前看，由具有前看模块380的CPCFR引擎300实现的单通CFR可以具有线性的PAR对EVM斜率，其近似理想斜率，两条线之间的距离小于没有前看模块380的CPCFR引擎300，即性能提高了。然而，可能不是所有的应用都需要二次或者线性规划提供的性能，以此可选地，可以使用不太复杂的前看模块380。

[0117] 前看模块380可以配置成前看将来的样本，且量化超过门限T的样本，然后回看这些量化的将来的样本，将它们应用到当前的样本，从而在选择当前的CP复杂增益336中消除大部分将来的和过去的贡献。为了处理在样本点之间的输入信号201的值，当前峰可以根据分数延迟定位，并且可以使用相对于当前样本的相同分数偏移来产生CP。样本内插的CP表可以用于该分数偏移。以下更具体地描述估计分数样本和CP内插。

[0118] 当内插信号时，超过门限的峰可能出现在样本点之间。如以下更具体描述的，可以调节内插的数据，以使其位于门限T之下但不使用过度CP。相应地，可以调节样本点的幅度，这些调节的样本点幅度可以用于确定CP增益。传统的放大-加和模块313和323，例如包括移位寄存器，可以不能够提供分数偏移。

[0119] 图4是示出一个示例性的CP发生器(“CPG”)400的框图。如下文更具体描述的，CPG 400可以替代放大-加和模块使用，或者附加于放大-加和模块使用。CPG 400可以用于分数偏移，也即针对样本点从实际峰偏移时的非整数差值进行调节。CPG 400，或者其另一个配置，可以实现在一个或多个IC中，包括但不限于一个或者多个数字信号处理器，ASIC，ASSP和/或FPGA。例如，对于FPGA实现方式，加法器-乘法器链，例如本文所描述的，可以使用图1的FPGA 100的DSP模块或者单元块106实现。然而，在其他实现方式中也可以使用其他类型的乘法器和/或加法器，FPGA的可编程硬宏，数字信号处理器，ASIC，ASSP，或其他类型的IC。

[0120] 为清晰目的而非限制目的，假设信号x(n)是由滤波器h(t)(h(t)是连续函数)滤波的白色序列(white sequence)，并且假设CP波形是在整数时间位置处估计的h(t)。峰引擎315可以配置成可靠地且准确地探测峰，并且确定峰位置以及幅度，从而提供消除脉冲值或者CP复数增益336。

[0121] 图5是示出一个示例性的复杂CP增益生成和CP生成流程500的流程图。同时参考图3至5，进一步描述CPG 400和CP增益生成流程500。

[0122] CPCFR引擎300可以以大于输入信号201带宽的采样率时钟驱动，从而相比于模拟方式正确地识别所有峰和它们的幅度，这种情况实际上信号被高度过采样。为了使用CP消减发生在模拟域(analog-domain)的超过门限T的所有峰，可以在最小采样率为最大效益找到采样峰附近的峰值水平。因此，就好像使用高得多的采样率一样，找到了这些峰。在CPCFR引擎300中，可以在临近采样峰的“真实”峰位置更准确的确定复数增益，并且可以内插CP增益以提供具有分数时间偏移的正确CP。

[0123] 在该实施例中，使用引入低于1％幅度误差的硬件误差，表明：相比于由CFR处理中测量误差引起的总和EVM衰减，该误差引起了大约-40dB EVM。然而，在其他实施方式中可以使用引起的其他硬件误差。为清晰目的采用了实施例，而非为了限制目的，假设输入信号201是高斯分布的，且使用理想低通滤波器(“LPF”)限制频带(即，脉冲响应是正弦函数)。因此该信号的自相关也是正弦函数。为清晰目的采用了实施例，而非为了限制目的，时间偏移为0.0781，则该正弦函数(sinc(x)＝sin(pi＊x)/(pi＊x)等于0.99，从而满足系统的1％幅度误差的预算。相应地，时间准确性可以是<0.08/BW，或者归一化分数小于Nyquist采样率的1/12。

[0124] 在步骤501，通过耦接成接收输入信号201的幅度模块391，获得输入信号201的幅度，可选地所获得的幅度可以是幅度的平方。输入信号201的幅度或者幅度的平方值可以由幅度模块391提供，以驱动峰探测器390。可以探测输入信号201的幅度的平方，从而带宽(“BW”)两倍于原始信号。这表明可以在Nyquist采样率或者之上进行峰探测。因为幅度更宽，所以峰引擎315的峰探测器390可以使用更高的采样率。

[0125] 在步骤502，峰探测器390可以定位或探测峰，并且在一个实现方式的准确率参数范围内确定用于它的任意分数时间偏移。峰探测器390可以配置成，例如响应于采样时钟信号(为清晰目的未示出)，使用对样本序列的二次拟合来定位峰值以及其时间偏移。

[0126] 在步骤503，当发现峰探测器390采样了峰，则可以使用以下二次拟合处理来寻找该峰的内插幅度和内插位置：

[0127]

[0128] 为了避免二次拟合过程中的分隔，使用2或者3阶Taylor展开来对逆进行近似。变量a的值被归一化到范围1/2到1，并且相同的缩放因子应用于变量b的值。如前述，相对误差<1％，即获得大约1％的均方根(“rms”)误差。

[0129] 可以使用利用二阶Farrow滤波器的二次拟合、较高阶微分器、具有Farrow输入的Newton搜索、或者具有Newton搜索的样条内插(spline interpolation)，但是这些处理对于某些应用可能都过于复杂。相应地，可以利用二次Farrow滤波器或者使用5个或更多样本的积分器，进行超过2倍过采样数据的不太复杂的二次内插。在步骤503的该内插可以嵌入峰探测器390中。

[0130] 因为是线性函数，所以过采样无需施加到消除脉冲，但是，可以使用分数样本输入获得CP增益336以用于其计算。消除脉冲可以在原始信号的整个带宽上采用任意过采样率。相应地，该信号可以以至少超过3倍率被过采样，以避免使用峰内插引起的大幅折叠失真(aliasing distortion)。然而，对平方的幅度信号的二次内插，使用2倍内插的信号(a signal interpolated by 2)即足够满足Nyquist BW，从而避免可能降低峰测量准确率的折叠失真。

[0131] 在步骤504，如果峰探测器390探测的峰具有大于门限T的内插幅度，那么在步骤505，峰引擎315的内插器392可以找到复数内插CP值，例如CP值336。例如，使用最靠近探测的峰位置的样本的相位，可以找到复数幅度足够用于该复数内插CP值336。例如，通过在样本点中间放置节点(knot)、使用利用采样峰的二次拟合、或者在二次拟合的采样峰的任意侧放置节点，可以生成Farrow滤波器的滤波器参数。使用通过最近一组的4个样本的三次样条函数(cubic spline)，可以找到节点值。然而，可以使用其他节点位置，以及其他节点值的确定方法。接着使用4倍过采样信号来选择最近峰的例子，可以获得在2倍过采样率时幅度准确率的性能提升，提升例如大约9dB。此外，可以获得峰位置准确率的提升，提升例如大约3dB。这仅是复杂内插的一个示例，也可以使用复数内插的其他实现方式。对于为了确定CP增益而通过内插估计的原始信号在峰位置的复数幅度，在步骤505，内插器392可以使用最近样本的复数数据或者相位将用于该复数幅度的分数偏移值包括在复数内插中，这是因为在该点已经由内插获得了幅度。

[0132] 然而，如果内插的幅度没有超过门限T，那么在步骤506，CP增益被设置为1。在步骤507，正如前述，取决于内插幅度是否超过门限T，CP增益可以从步骤505或者506起输出。在步骤508，可以使用在步骤507获得的CP增益生成CP。该CP可以由CPG 400生成。在步骤509，可以输出CP，例如复数CP。

[0133] 相应地，描述了内插峰探测和复数CP增益的生成。CFR性能与通过CPCFR300的单通道相匹配，以满足PAR相对EVM的要求，相比于传统多通道CFR，该单通道大大降低了延迟和复杂度。该单通道可以包括使用CPG 400。然而，可以级联多个CPG 400，以提供更好的性能，即使这样对于一些应用增加了延迟并且降低了复杂度。

[0134] 如上所述，在确定了分数时间偏移和复数CP增益后，在步骤508可以确定或者生成CP。为清晰目的采用了实施例，而非为了限制目的，假设分数时间偏移需要<0.08的样本准确率或者大约4位的分辨率。可以使用存储在CP存储器413中的关联多项式进行二次拟合。可选地，使用直接来自样本时间数据的内插式数据可能更有效，以避免在用于存储的存储器中增加3至4个乘法器。内插函数描述如下：

[0135]

[0136] 0≤t≤1

[0137] 其中，pi是邻近目标点的已知点，y(t)是p0和p1之间的内插式，t是目标偏移。更概括地说，二次形式、三次形式或者其他内插方法可以被使用，但是这些内插类型可以大体表达为：

[0138] y(t)＝T＊Ｃ＊Ｐ其中

[0139] T＝[t∧kt∧(k-1)...1].

[0140] C是大小为k×m的实值矩阵，P＝[p(n-1)p(n)p(n+1)...p(n+m)]。在该实施例中，最大度(largest degree)K是3，历史大小(history size)m是2。

[0141] CPG 400包括样本时间累加器(“ACC”)410，地址递增器或者序列器401，CP存储库或者CP存储器413，桶式移位器406，内插矩阵M407，乘法器-加法器链415和417。为了降低计算量，可以使用用霍纳法(Horners method)的乘法器-加法器链415和417来代替更直接的多项式估算。从CPG 400代替放大-加和模块323的描述，应当理解另一个CPG 400如何配置成代替放大-加和模块313。

[0142] 加权组352的加权被分别提供给乘法器-加法器链415和417的乘法器。复数CP值336被提供给每个乘法器-加法器链415和417的最后一个乘法器。乘法器-加法器链415的输出可以是偶数CP输出420，乘法器-加法器链417的输出可以是奇数CP输出421。CP输出420和
421可以通过一个模拟加和器交替提供给加法器305。

[0143] 样本时间被从样本时间累加器ACC 410提供给地址递增器401、桶式移位器406以及乘法器-加法器链415的乘法器。地址递增器401可以分别提供地址给CP存储库413的存储模块402至405。接着以上4倍过采样的例子，CP在四个最近的邻近信号处被2倍过采样，即(4n-1)，(4n)，(4n+1)，(4n+2)。用于例如之前描述的内插函数y(t)的二次内插的多项式444可以被存储在CP存储器413中，以用于存储模块402至405中的每一个。可选地，直接来自样本时间数据的内插式数据444可以被存储在CP存储器413中，以替代多项式而被用于存储模块402至405中的每一个。

[0144] 对于一些信号，CP存储器413可以用于16-32个样本，并且利用地址编制的对称性，总长度可以是大约8-16个样本。相应地，对于用于LTE20的最宽带宽的信号，每个CP存储库413可以用于仅保存4个实值。使用等于2的过采样率(“OSR”)，信号采样率大约为每秒40兆采样(“Msps”)。如果一个CPG模块400可以运行于320MHz，那么一个这样的模块针对每个数据流处理具有至少8个CPG。

[0145] 对于每个这种过采样的最近的邻近样本，来自存储模块402至405的内插式数据或二次内插的输出可以被提供给桶式移位器406。桶式移位器406将来自存储模块402至406的比特输出(分别表示为输出A至D)顺序移位。例如，桶式移位器406可以轮转比特ABCD的顺序为DABC，CDAB，BCDA等，用于内插矩阵M 407的输入。内插矩阵M 407的输出可以分别提供给乘法器-加法器链415的乘法器。

[0146] 对于内插矩阵M 407，可以根据将要使用的特性来选择矩阵M，这可以根据应用的不同而变化。为清晰目的采用了实施例，而非为了限制目的，可以使用矩阵M，在以下实施例中是Catmull-Rom样条矩阵。

[0147]

[0148] 在该例子中，如很多样条矩阵M一样，矩阵M中的元素都是整数。这些元素很简单，从而所需的乘法器可以是简单的移位和/或加法运算，用于降低实现矩阵M的复杂度。使用霍纳方法(Horner’s method)或者使用每个输出点三次乘法的规则，可以获得与矢量T的乘积。通过使用以上描述的内插，CP采样率可以从信号采样率中完全地解耦。相应地，在一些应用中，CP长度可以大幅降低。

[0149] Catmull-Rom样条可能不能提供靠近Nyquist频率的足够的响应。相应地，Farrow滤波方法可以通过提供更好的M矩阵而非扩充矩阵的大小来提高性能。可以使用奇异值分解(Singular Value Decomposition，“SVD”)技术近似原型滤波器，从而确定矩阵M。此外，可以使用用于点或者样本之间光滑内插的其他类型的样条。为清晰目的采用了实施例，而非为了限制目的，提供了无线接入技术(“RAT”)的实施例。该单个模块可以提供所有CPG资源，用于多个RAT的每个CFR层级。对于2倍信号带宽的过采样率(“OSR”)，字节增量(increment on words)可以是CP间距的1/2或者更小，因此这种模块可以以1/2输出速率运行(除了Hornor输出和复数增益速率输出之外)，从而进一步提高硬件效率。

[0150] 虽然以上描述大体针对RAT，但是以上描述同样可以适用于单一传输制式或者标准。此外，以上描述大致针对用于单载波信号的CFR，其中通过使用在超过大约2倍信号带宽的过采样率被过采样的信号，峰探测可以具有足够的准确率，并且其中脉冲消减可以是在低于该OSR的速率的情况下发生的，但是当速率与OSR相同时脉冲消减更易于实现。可以内插消除脉冲，以匹配使用目标数增益定位的峰，该目标复杂增益被应用以降低或者最小化失真。

[0151] 图6是示出另一个示例性的CPCFR引擎600的框图。CPCFR引擎600与图3的CPCFR引擎300之间有以下不同处，其余相同。在CPCFR引擎600中，增加可选的清理(clean-up)CPG 400-3和400-4，例如图4的CPG 400的版本被增加用于清理(clean-up)层级。CPG 400-3耦接在放大-加和模块313和加法器311之间，以清理用于输入至加法器311的消除脉冲361，CPG 
400-4耦接在放大-加和模块323和加法器305之间，以清理用于输入至加法器305的消除脉冲362。

[0152] 图7是示出另一个示例性的CPCFR引擎700的框图。CPCFR引擎700与图3的CPCFR引擎300之间有以下不同处，其余相同。在CPCFR引擎700中，放大-加和模块313和323分别被CPG400-1和400-2替代。此外，增加可选的清理窗口-CFR(“WCFR”)引擎200-1和200-2，例如图2所示出的，作为清理层级。WCFR引擎200-1耦接在CPG400-1和加法器311之间，以清理用于输入至加法器311的消除脉冲361，WCFR引擎200-2耦接在CPG400-2和加法器305之间，以清理用于输入至加法器305的消除脉冲362。消除脉冲361和362可以分别代替图2中的输入信号201。

[0153] 图8是示出另一个示例性的CPCFR引擎800的框图。CPCFR引擎800与图7的CPCFR引擎700之间有以下不同处，其余相同。在CPCFR引擎800中，可选的清理WCFR引擎200-1和200-2分别被CPG 400-3和400-4替代。CPG400-3耦接在CPG400-1和加法器311之间，以清理用于输入至加法器311的消除脉冲361，CPG400-4耦接在CPG400-2和加法器305之间，以清理用于输入至加法器305的消除脉冲362。

[0154] 以上描述了示例性设备和/或方法。在不偏离由权利要求和等同例确定的范围的情况下，可以想出根据本文描述的一个或者多个方面的其它的和进一步的实施例。权利要求列出步骤不意味着步骤的顺序。商标是其所有者的财产。