一种基于时域差分电流测量的物理不可克隆芯片电路

摘要

本发明公开了一种基于时域差分电流测量的物理不可克隆芯片电路，包括两个电流镜阵列电路、两个电流镜电路和电流比较器电路，两个电流镜阵列电路的输出电流分别输入第一电流镜电路和第二电流镜电路；第一电流镜电路产生的第一子电流和第二电流镜电路产生的第一子电流分别输入到电流比较器电路，电流比较器电路对两个子电流进行比较后，输出一个二进制ID位；经过多次选择电流镜阵列电路的单元电路进行输出并处理后，得到一个ID序列，作为芯片的身份识别信息。本发明具有芯片面积小、低功耗、高可靠性和低成本的特点，可广泛应用于可靠性要求高、功率预算低的电路工业上。

权利要求

1.一种基于时域差分电流测量的物理不可克隆芯片电路，其特征在于，包括两个电流镜阵列电路、两个电流镜电路、电流比较器电路和时域差分测量电路，两个电流镜阵列电路的输出电流分别输入第一电流镜电路和第二电流镜电路；第一电流镜电路产生的第一子电流和第二电流镜电路产生的第一子电流分别输入到电流比较器电路，电流比较器电路对两个子电流进行比较后，输出一个二进制ID位；经过多次选择电流镜阵列电路的单元电路进行输出并处理后，得到一个ID序列，作为芯片的身份识别信息；第一电流镜电路产生的第二子电流和第二电流镜电路产生的第二子电流分别输入到时域差分测量电路，时域差分测量电路对第一电流镜电路产生的第二子电流和第二电流镜电路产生的第二子电流差的绝对值进行测量，通过可控计数器计算所述绝对值的大小，将所述的绝对值与设定的阈值比较，输出一个二进制标识位；经过多次选择电流镜阵列电路的单元电路进行输出并处理后，得到一个与所述ID序列对应的标识序列，用于表征所述身份识别信息的可靠性。

2.根据权利要求1所述的物理不可克隆芯片电路，其特征在于，电流镜阵列电路包括M根行地址线，N根列地址线、M行N列NMOS管、与NMOS管数量相同的列开关和M个行开关，电流镜阵列电路的全部NMOS管的栅极相连，接外加控制电压；全部NMOS管的源极相连并接地；

NMOS管的漏极通过列开关接该行行开关的输入端；同一列列开关的控制端接该列的列地址线，行开关的控制端接该行的行地址线，所有行开关的输出端相连，作为电流镜阵列电路的输出端。

3.根据权利要求2所述的物理不可克隆芯片电路，其特征在于，列开关和行开关都是NMOS管，列开关的源极与对应的NMOS管的漏极相连，列开关的栅极接该列的列地址线，同一行所有列开关的漏极接该行行开关的源极，行开关的栅极接该行的行地址线，所有行开关的漏极相连，作为电流镜阵列电路的输出端。

4.根据权利要求1所述的物理不可克隆芯片电路，其特征在于，电流镜电路包括三个PMOS管，三个PMOS管的源极外接电源；三个PMOS管的栅极连接在一起，并接第一PMOS管的漏极；第一电流镜电路的第一PMOS管的漏极接第一电流镜阵列电路的输出端，第二PMOS管的漏极接电流比较器电路的第一输入端，第三PMOS管的漏极接时域差分测量电路的第一输入端；第二电流镜电路的第一PMOS管的漏极接第二电流镜阵列电路的输出端，第二PMOS管的漏极接电流比较器电路的第二输入端，第三PMOS管的漏极接时域差分测量电路的第二输入端。

5.根据权利要求1所述的物理不可克隆芯片电路，其特征在于，电流比较器电路包括两个复位NMOS和两个交叉耦合的NMOS，复位NMOS和NMOS的源极接地，第一复位NMOS的漏极和第二NMOS的栅极接第一NMOS的漏极，第二复位NMOS的漏极和第一NMOS的栅极接第二NMOS的漏极；两个NMOS的漏极分别接第一电流镜电路和第二电流镜电路输出的子电流，第一NMOS的漏极为电流比较器电路的输出端。

6.根据权利要求5所述的物理不可克隆芯片电路，其特征在于，电流比较器电路工作时，首先对两个复位NMOS的栅极输入高电平，使复位NMOS导通，使两个交叉耦合NMOS通过漏极进行放电复位；然后对两个复位NMOS的栅极输入低电平，使复位NMOS关断；此后，两个NMOS的漏极分别输入第一电流镜电路和第二电流镜电路输出的子电流，如果第一电流镜电路输出的子电流大于第二电流镜电路输出的子电流，第一NMOS的漏极输出高电平，得到一个值为“1”的ID位；如果第一电流镜电路输出的子电流小于第二电流镜电路输出的子电流，第一NMOS的漏极输出低电平，得到一个值为“0”的ID位。

7.根据权利要求1所述的物理不可克隆芯片电路，其特征在于，时域差分测量电路包括可控计数器和两个比较器电路，比较器电路包括电容、复位NMOS管和电压比较器，复位NMOS管的漏极接电容的第一端，复位NMOS管的源极接电容的第二端接地；电容的第一端接电压比较器的反相输入端，电压比较器的同相输入端接参考电压；第一比较器电路电压比较器的反相输入端接第一电流镜电路的第二输出端，输出端接可控计数器的第一输入端；第二比较器电路电压比较器的反相输入端接第二电流镜电路的第二输出端，输出端接可控计数器的第二输入端。

8.根据权利要求7所述的物理不可克隆芯片电路，其特征在于，时域差分测量电路开始工作时，复位NMOS管导通，对电容放电复位；复位完成后，复位NMOS管关断；第一电流镜电路的第二子电流和第二电流镜电路的第二子电流别输入到两个电容，同时为这两个电容充电；当电容电压上升至大于电压比较器同相端的参考电压时，电压比较器的输出电压跳变为0；设两个电压比较器输出端电压跳变的时刻分别为ta和tb，可控计数器在第一个跳变时刻ta开始计数，在第二个跳变时刻tb停止计数；可控计数器上读出两个跳变时刻之间的计数差，当这个差值大于预先设定的阈值时，从可控计数器输出一个值为“1”的标识位；反之则输出一个值为“0”的标识位。

说明书

一种基于时域差分电流测量的物理不可克隆芯片电路

[技术领域]

[0001] 本发明涉及信息安全领域，尤其涉及一种基于时域差分电流测量的物理不可克隆芯片电路。[背景技术]

[0002] 物理不可克隆函数(Physical Unclonable Function：PUF)指的是对一个物理实体输入一个激励，利用其不可避免的内在物理构造的随机差异，输出一个不可预测的随机响应这样的一个函数。PUF的最基本的应用是用实体的唯一标识来实现认证，后来随着人们对其深入的了解，提出了越来越多的新类型的PUF实现方法，如基于仲裁器的PUF、蝴蝶PUF、环形振荡器PUF等。基于这些实现方法，PUF电路逐渐被应用到了更多的安全领域，如公共密钥加密系统的密钥生成、智能卡密钥识别系统、射频识别系统(Radio  Frequency Identification，RFID)和相关知识产权保护等。同时，按照集成电路实现的方式来分类，它又可以分为纯数字物理不可克隆芯片(数字PUF芯片)以及数模混合物理不可克隆芯片(数模混合PUF芯片)。

[0003] 文献[6]提出一种基于仲裁机制的PUF电路，通过比较两条路径的延迟得到输出响应。该电路由延时电路和仲裁判断器两个部分组成，延时电路有64位输入，通过每位输入“0”或“1”来确定上下两条路径的走向，共有264种不同的路径组合，仲裁器用于判断上下两条路劲信号到达的先后，对应输出“1”或“0”。例如一个上升信号分别通过上下两条路径传播，若上方路径先传播到仲裁，则输出响应为“1”，反之输出响应为“0”。这样经过输入一连串的上升下降信号，便可以获得一串相应的响应二进制序列。由于仲裁器需要建立时间，所以造成该电路的稳定性不高，虽然可以通过引入复杂的校正电路来提高电路的稳定性，但是却使得电路的功耗和芯片的面积大大增高。

[0004] 文献[7]提出一个可应用于FPGA的基于交叉耦合电路的PUF电路。该PUF电路利用了交叉耦合电路由于正反馈圈的存在而存在的“0”或“1”两个稳定状态，和一个不稳定且易于向两个稳定态之一转变的中间态的特性。两个锁存器交叉耦合形成一个正反馈循环，开始时，通过控制外加的激励信号使得电路处于不稳定状态，然后通过改变该激励信号使得电路从不稳定状态转向“0”或“1”两个稳定状态的其中一个，从而得到一个“0”或“1”的二进制位。利用多个这样的交叉耦合电路组成一个阵列，最终得到一串二进制序列的输出。由于在交叉耦合电路从不稳定状态向稳定状态转变的时候，很容易受到一些线路或者器件的不确定因素影响，所以这个转变的过程是不可预测的，所以最终得到的一串二进制序列也是不可预测、唯一的。但是该电路同样存在稳定性的问题，需要通过辅助算法电路来提高稳定性。

[0005] 献[9]提出一个基于晶闸管的PUF实现电路。该电路由晶闸管传感器电路、时间差分放大器电路、时间差分比较器电路、投票机制电路、扩散算法电路组成。电路中采用多个同样的晶闸管传感器，由于生产过程变异，每个传感器产生两个有细微不同的延迟值的工作电流，工作电流经过时间差分放大器电路将其延迟进行放大；时间差分比较起电路实际是一个仲裁器电路，该电路通过比较两个电流信号到达的先后对应地输出响应为“1”或“0”；投票机制电路对时间差分比较器的输出响应进行采样统计，根据采样结果确定输出的ID为“1”或“0”，当采样的次数足够大时(文献中采样次数为1000)可以得到一个稳定的ID；扩散算法电路根据一个确定的算法对得到的ID进行转换，使其满足统一统计分布的要求，提高PUF电路的唯一性。该电路的问题在于具有较大的误码率，而且即使增大功耗和芯片面积，也难以得到一个理想低的误码率。

[0006] 文献[1]K.Lofstrom,W.R.Daasch and D.Taylor,“IC identification circuit using device mismatch,”IEEE International Solid-State Circuits Conf.(ISSCC),pp.372-373,2000.

[0007] 文献[2]J.Zhang,Y.Lin,Y.Lyu and G.Qu,“A PUF-FSM Binding Scheme for FPGA IP Protection and Pay-Per-Device Licensing,”IEEE Transactions on Information Forensics and Security,vol.10,no.6,pp.1137-1150,2015.

[0008] 文献[3]W.Liu,Z.Zhang,M.Li and Z.Liu,“A Trustworthy key Generation Prototype based on DDR3 PUF for Wireless Sensor Networks,”IEEE International Symposium on Computer,Consumer and Control,pp.706-709,2014.

[0009] 文献[4]Y.Cao,S.S.Z.,L.Zhang,C.H.Chang and S.Chen“, CMOS Image Sensor Based Physical Unclonable Function for Smart Phone Security Applications,”IEEE International Symposium on Integrated Circuits,pp.392-395,2014.[0010] 文献[5]G.Qu and L.Yuan,“Design THINGS for the Internet of Things -An EDA Perspective,”IEEE International Conference on Computer-Aided Design,pp.411-416,2014.

[0011] 文献[6]Lang Lin,S.Srivathsa,D.K.Krishnappa,P.Shabadi and W.Burleson,“Design and validation of Arbiter-Based PUFs for Sub-45-nm Low-Power Security Applications,”IEEE Transactions on Information Forensics and Security,vol.7,no.4,pp.1394-1403,2012.

[0012] 文献[7]S.S.Kumar,J.Guajardo,R.Maesyz,G.-J.Schrijen and P.Tuyls,“The butterfl y PUF protecting IP on every FPGA,”IEEE Sym.on Hardware-Oriented Security and Trust(HOST),pp.67-70,2008.

[0013] 文献[8]Y.Su,J.Holleman and B.Otis“, A 1.6pJ/bit 96％Stable Chip-ID Generating Circuit using Process Variation,”IEEE International Solid-State Circuits Conf.(ISSCC),pp.406-611,2007.

[0014] 文献[9]C.Bai,X.Zou and K.Dai,“A Novel Thyristor-Based Silicon Physical Unclonable Function,”IEEE Transactions on Very Large Scale Integartion(VLSI)Systems,in press,2015.

[0015] 文献[10]S.Stanzione,D.Puntin and G.Iannaccone“, CMOS Silicon Physical Unclonable Functions Based on Intrinsic Process Variability,”IEEE J.Solid-State Circuits,vol.46,no.6,pp.1456-1463,2011.

[0016] 文献[11]K.Yang,Q.Dong,D.Blaauw and D.Sylvester,“A Physically Un-clonable Function with BER<10-8 for Robust Chip Authentication Using Oscillator Collapse in 40nm CMOS,”IEEE International Solid-State Circuits Conf.(ISSCC),pp.254-256,2015.

[0017] 文献[12]Jason H.Anderson“,A PUF Design for Secure FPGA-Based Embedded Systems,”IEEE Asia and South Paci fi c Design Automation Conference,pp.1-6,2010.

[0018] 以上文献中提出的这些PUF实现电路，普遍存在例如芯片面积较大、功耗比较高等问题，如文献[9]中的PUF电路芯片面积为21750um2，功耗380uw，这些缺点一定程度上限制了PUF芯片在实际中的应用。[发明内容]

[0019] 本发明要解决的技术问题是提供一种芯片面积小、功耗低的基于时域差分电流测量的物理不可克隆芯片电路。

[0020] 为了解决上述技术问题，本发明采用的技术方案是，一种基于时域差分电流测量的物理不可克隆芯片电路，包括两个电流镜阵列电路、两个电流镜电路和电流比较器电路，两个电流镜阵列电路的输出电流分别输入第一电流镜电路和第二电流镜电路；第一电流镜电路产生的第一子电流和第二电流镜电路产生的第一子电流分别输入到电流比较器电路，电流比较器电路对两个子电流进行比较后，输出一个二进制ID位；经过多次选择电流镜阵列电路的单元电路进行输出并处理后，得到一个ID序列，作为芯片的身份识别信息。

[0021] 以上所述的物理不可克隆芯片电路，包括时域差分测量电路，第一电流镜电路产生的第二子电流和第二电流镜电路产生的第二子电流分别输入到时域差分测量电路，时域差分测量电路对第一电流镜电路产生的第二子电流和第二电流镜电路产生的第二子电流差的绝对值进行测量，通过可控计数器计算所述绝对值的大小，将所述的绝对值与设定的阈值比较，输出一个二进制标识位；经过多次选择电流镜阵列电路的单元电路进行输出并进行处理后，得到一个与所述ID序列对应的标识序列，用于表征所述身份识别信息的可靠性。

[0022] 以上所述的物理不可克隆芯片电路，电流镜阵列电路包括M根行地址线，N根列地址线、M行N列NMOS管、与NMOS管数量相同的列开关和M个行开关，电流镜阵列电路的全部NMOS管的栅极相连，接外加控制电压；全部NMOS管的源极相连并接地；每个NMOS管的漏极通过对应的列开关接该行行开关的输入端；同一列列开关的控制端接该列的列地址线，行开关的控制端接该行的行地址线，所有行开关的输出端相连，作为电流镜阵列电路的输出端。

[0023] 以上所述的物理不可克隆芯片电路，列开关和行开关都是NMOS，列开关的源极与对应NMOS管的漏极相连，列开关的栅极接该列的列地址线，同一行所有列开关的漏极接该行行开关的源极，行开关的栅极接该行的行地址线，所有行开关的漏极相连，作为电流镜阵列电路的输出端。

[0024] 以上所述的物理不可克隆芯片电路，电流镜电路包括三个PMOS管，三个PMOS管的源极外接电源；三个PMOS管的栅极连接在一起，并接第一PMOS管的漏极；第一电流镜电路的第一PMOS管的漏极接第一电流镜阵列电路的输出端，第二PMOS管的漏极接电流比较器电路的第一输入端，第三PMOS管的漏极接时域差分测量电路的第一输入端；第二电流镜电路的第一PMOS管的漏极接第二电流镜阵列电路的输出端，第二PMOS管的漏极接电流比较器电路的第二输入端，第三PMOS管的漏极接时域差分测量电路的第二输入端。

[0025] 以上所述的物理不可克隆芯片电路，电流比较器电路包括两个复位NMOS和两个交叉耦合的NMOS，复位NMOS和交叉耦合NMOS的源极接地，第一复位NMOS的漏极和第二交叉耦合NMOS的栅极接第一交叉耦合NMOS的漏极，第二复位NMOS的漏极和第一交叉耦合NMOS的栅极接第二交叉耦合NMOS的漏极；两个交叉耦合NMOS的漏极分别接第一电流镜电路和第二电流镜电路输出的子电流，第一交叉耦合NMOS的漏极为电流比较器电路的输出端。

[0026] 以上所述的物理不可克隆芯片电路，电流比较器电路工作时，首先对两个复位NMOS的栅极输入高电平，使复位NMOS导通，使两个交叉耦合NMOS通过漏极进行放电复位；然后对两个复位NMOS的栅极输入低电平，使复位NMOS关断；此后，两个交叉耦合NMOS的漏极分别输入第一电流镜电路和第二电流镜电路输出的子电流，如果第一电流镜电路输出的子电流大于第二电流镜电路输出的子电流，第一交叉耦合NMOS的漏极输出高电平，得到一个值为“1”的ID位；如果第一电流镜电路输出的子电流小于第二电流镜电路输出的子电流，第一交叉耦合NMOS的漏极输出低电平，得到一个值为“0”的ID位。

[0027] 以上所述的物理不可克隆芯片电路，时域差分测量电路包括可控计数器和两个比较器电路，比较器电路包括电容、复位NMOS管和电压比较器，复位NMOS管的漏极接电容的第一端，复位NMOS管的源极接电容的第二端接地；电容的第一端接电压比较器的反相输入端，电压比较器的同相输入端接参考电压；第一比较器电路电压比较器的反相输入端接第一电流镜电路的第二输出端，输出端接可控计数器的第一输入端；第二比较器电路电压比较器的反相输入端接第二电流镜电路的第二输出端，输出端接可控计数器的第二输入端。

[0028] 以上所述的物理不可克隆芯片电路，时域差分测量电路开始工作时，复位NMOS管导通，对电容放电复位；复位完成后，复位NMOS管关断；第一电流镜电路的第二子电流和第二电流镜电路的第二子电流别输入到两个电压比较器的反相端，同时为两个电容充电；当电容电压上升至大于电压比较器同相端给定的参考电压时，电压比较器的输出电压跳变为0；设两个电压比较器输出端电压跳变的时刻分别为ta和tb，可控计数器在第一个跳变时刻ta开始计数，在第二个跳变时刻tb停止计数；可控计数器上读出两个跳变时刻之间的计数差，当这个差值大于预先设定的阈值时，从可控计数器输出一个值为“1”的标识位；反之则输出一个值为“0”的标识位。

[0029] 本发明具基于时域差分电流测量的物理不可克隆芯片电路有芯片面积小、低功耗、高可靠性和低成本的特点，可广泛应用于可靠性要求高、功率预算低的电路工业上。[附图说明]

[0030] 下面结合附图和具体实施方式对本发明作进一步详细的说明。

[0031] 图1是本发明实施例基于时域差分电流测量的物理不可克隆芯片电路的原理框图。

[0032] 图2是本发明实施例电流镜阵列的基本原理图。

[0033] 图3是本发明实施例电流镜阵列的电路结构图。

[0034] 图4是本发明实施例电流镜A的电路图。

[0035] 图5是本发明实施例电流镜B的电路图。

[0036] 图6是本发明实施例电流比较器电路的电路图。

[0037] 图7是本发明实施例时域差分电流测量电路的电路图。

[0038] 图8是本发明实施例时域差分电流测量电路的工作原理图。

[0039] 图9是本发明实施例基于时域差分电流测量的物理不可克隆芯片电路仿真得到的不同温度和工作电压下的误码率的统计图。

[0040] 图10是本发明实施例基于时域差分电流测量的物理不可克隆芯片电路码间汉明距离的频率分布图。[具体实施方式]

[0041] 本发明实施例基于时域差分电流测量的物理不可克隆芯片电路的系统结构如图1所示，该PUF电路由两个相同的电流镜阵列电路、两个相同的电流镜电路、一个电流比较器电路和一个时域差分测量电路组成。电路总体的工作原理如下：两个电流镜阵列电路分别输出电流IA和IB，这两个电流分别通过电流镜电路A和电流镜电路B，各产生两个子电流IA1、IA2和IB1、IB2。IA1和IB1输入到电流比较器电路，电流比较器对这两个电流进行比较后，输出一个二进制I D位(“1”或“0”)；IA2和IB2输入到时域差分测量电路中，该测量电路对IA2和IB2差的绝对值ΔI＝|IA2-IB2|进行测量，通过一个可控计数器计算ΔI的大小，然后再通过这个计数器输出一个二进制标识位(“1”或“0”)。经过多次从电流镜阵列电路输出两个电流进行这样的比较和测量后，可得到一个ID序列和一个对应的标识序列。得到的ID序列可作为一个芯片的身份识别信息，标识序列则用于表征该身份识别信息的可靠性。

[0042] 电流镜阵列电路的基本原理如图2所示，假设三个MOS管M1、M2、M3的工艺参数(如：电子迁移率μn、单位面积栅氧化层电容Cox、沟道宽长比W/L、阈值电压VTH等)完全相同(不考虑沟道调制效应)，理论上这两个输出电流I1和I2完全相等，但是由于制造工艺上的偏差，这两个电流实际上并不完全相等，可以把这样的一对电流称为失配电流。在图2中，IREF是给定的输入电流，VB是电流IREF在晶体管M1上产生的电压。

[0043] 图3所示的电流镜阵列电路是在图2所示电路的基础上进行扩展得到的。电流镜阵列由M行N列的相同NMOS管构成，电流镜阵列电路的所有NMOS管的栅极连接在一起；全部NMOS管的源极相连并接地，每个NMOS管的漏极上连接一个列开关(也是一个NMOS管)。列开关源极与阵列中NMOS管的漏极相连，在同一个电流镜阵列电路中，同一列的列开关控制端(栅极)相连。外接的N根地址线分别连接在N个列开关的栅极上，控制同一列的列开关同时导通和关断，这N根地址线称为该阵列的位线(BL1-BLN)；同一行所有列开关的漏极相连，同一行的NMOS管共用一个行开关(也是一个NMOS管)，行开关的源极连接同一行所有列开关的漏极。外接的M根地址线分别连接在M个行开关的栅极上，控制行开关的导通和关断，这M根地址线称为该阵列的字线(WL1-WLM)；所有行开关的漏极相连，作为整个阵列的输出端。

[0044] 图3所示阵列电路的输出电流IOUT在图1中分别为阵列1和阵列2的输出电流IA和IB。IA和IB分别输入到电流镜电路A和电流镜电路B的输入端。VB是外加的控制电压，控制阵列中NMOS管处于正常的工作状态(导通)。电流镜阵列的基本工作过程为：外加控制电压VB使得阵列中所有NMOS管处于导通状态，外接的地址线(阵列的位线和字线)通过控制行列开关，在阵列1和阵列2中各选择一个NMOS管，输出两个失配电流。这两个失配电流输入到电流镜电路A和电流镜电路B中。

[0045] 电流镜电路A和电流镜电路B的电路结构分别如图4和图5所示，PMOS管M4-M6组成电流镜电路A的电路，M7-M9组成电流镜电路B的电路，M4-M9这六个PMOS管完全相同。电流镜电路A和电流镜电路B的基本功能是产生两个与输入电流完全相等的输出电流。如图4和图5所示，两个电流镜电路的输入分别为IA和IB，得到输出分别为IA1、IA2和IB1、IB2。由于工艺偏差，IA与IA1、IA2，IB与IB1、IB2不完全相等，但是通过增大这两个电流镜电路中PMOS管的尺寸，可以把输入输出电流之间的误差缩小到一个可以忽略的范围内；同理，通过缩小电流镜阵列电路1和电流镜阵列电路2中NMOS管的尺寸，可以增大两个阵列产生的失配电流之间的差值，提高PUF电路的可靠性。

[0046] 电流比较器电路的电路结构如图6所示。该电路由两个复位NMOS管M10和M13和两个交叉耦合的NMOS管M11和M12组成，电路的两个输入端口分别输入电流镜电路A和电流镜电路B的输出电流IA1和IB1，在M11的漏极输出ID位。电路工作时，首先输入复位信号(对NOMS管为高电平)对电路进行复位。复位NMOS管M10和M13导通，对两个交叉耦合NMOS管M11和M12的漏极进行放电，使其电压降为零。复位完成后，使M10和M13关断(复位信号变为低电平)。分别从交叉耦合NMOS管M11和M12的漏极输入电流IA1和IB1，此时两个交叉耦合的NMOS管M11和M12处于不导通的状态，IA1和IB1分别对M11和M12的漏极充电，由于两个电流IA1和IB1的大小不完全相等，所以M11和M12漏极电压上升的速率不同，如果IA1>IB1,则M11的漏极电压上升速率大于M12的漏极电压上升速率，所以M12先导通。M12导通的结果是其漏极电压被拉低至地或接近地的电压，所以M11将会一直保持关断的状态，最后M11管的漏极电压会上升至一个稳定的值，此时在M11的漏极端会输出高电平，即可得到一个值为“1”的ID位。同理，当IA1

[0047] 为了保证整体电路工作的可靠性，本发明提出图7所示的时域差分电流测量(Time-Domain Current Difference Measurement：TDCDM)的电路。该结构由两个相同的电容C1、C2、两个复位NMOS管M14、M15、两个电压比较器D1、D2和一个9位可控计数器组成。D1和D2的反相端分别连接电容C1和C2的上端，复位晶体管M14和M15分别与C1和C2并联且下端接地。电压比较器D1、D2的同相端接给定的参考电压VREF，反相端分别接电容C1和C2的上端，输出端连接可控计数器的控制端，分别控制计数器开始计数和停止计数。开始时，由于电压比较器D1、D2反相端电压小于同相端电压，D1、D2的输出电压为Vdd(电源电压)；电路开始工作时，复位晶体管M14、M15导通，对电容C1和C2执行复位(放电)操作。复位完成后，复位晶体管M14、M15关断。然后电流IA2和IB2分别输入到D1、D2的反相端，同时为两个电容充电。当电容C1和C2两端的电压上升至大于D1、D2同相端的参考电压VREF时，D1、D2的输出电压从Vdd跳变为0。由于IA2和IB2不完全相等，所以电容C1和C2两端电压的上升速率不同，所以两个比较器D1、D2的输出端电压发生跳变的时刻不同。假设两个电压比较器输出端电压跳变的时刻分别为ta和tb，可控计数器在第一个跳变时刻ta开始计数，在第二个跳变时刻tb停止计数。此时计数器上可以读出两个时刻之间的计数差，当这个差值大于一个预先设定的阈值时，从计数器输出一个值为“1”的标识位，反之则输出一个值为“0”的标识位。

[0048] 图8为时域差分电流测量(TDCDM)电路的工作原理，图中曲线X、曲线Y分别为两个电容C1和C2两端电压的变化曲线；ta和tb分别为比较器D1、D2的输出端电压发生跳变的时刻，即计数器开始计数和停止计数的时刻；CLK为固定周期计数器所计的数值，电流IA2和IB2之间的差值与计数器所计的数值成正比，计数器所计的数值越大，说明电流IA2和IB2之间的差值越大，所生成PUF位的可靠性也就越高。

[0049] 本发明以上实施例具有以下有益效果：

[0050] 本发明所提出的PUF实现方法无需复杂的误差校正电路，大大降低了电路所需的芯片面积和功耗。本发明提出的PUF电路利用相同参数的晶体管在生产过程中因为工艺偏差带来的参数偏差产生失配电流，所以电路中不需要使用大尺寸的元件设计来缓冲工艺偏差带来的电路问题，反而可以在电流镜阵列中使用更小尺寸的晶体管，以使电流镜阵列产生的更大的失配电流，从而降低电路的误码率，提高了电路的可靠性。同时，可以对所有模拟电路进行优化并使其工作在亚阈值区域，这也极大得降低了电路的整体功耗。

[0051] 此外，本发明提出的PUF芯片电路可以使用UMC 0.18μm标准CMOS工艺进行电路仿真和版图设计，整个电路的芯片面积为13310μm2，相比文献[9]中的PUF电路降低了40％左右。图9给出了本发明所提出的PUF电路误码率的仿真结果，可以看到该PUF电路在普通温度和电源电压条件下可以达到误码率为零的优越性能，在最差温度和电源电压条件下的误码率也只有1.56％。

[0052] 不仅如此，对本发明中提出的新型物理不可克隆电路实例进行测试，通过输入随机选择信号(用于电流镜阵列寻址)，可以得到长度为128位的输出(响应矢量)，该输出的码间汉明距离(Hamming distance)的频率分布如图10所示，由图算得PUF芯片电路输出的归一化均值为μ＝0.5018，相应的标准偏差为σ＝0.0182，这表示本发明提出的PUF电路具有优越的电路性能。

[0053] 本发明实施例PUF电路与其他PUF电路性能比较表：

[0054]

[0055]

[0056] 上表给出了本发明实施例与一些其它同类电路的性能比较，可以看出本发明的物理不可克隆芯片电路较之前发明的PUF电路在功耗、芯片面积、电路可靠性(误码率)等性能方面都有了较大的提升。

[0057] 由此可见，本发明提出的基于差分电流测量的PUF电路具有芯片面积小、低功耗、高可靠性和低成本的特点，可广泛应用于可靠性要求高、功率预算低的电路工业上。