本发明提供一种碳化硅MOSFET器件及其制作方法，器件包括漏极金属、N+衬底、N‑漂移区；N‑漂移区的内部设有凹槽，制作方法包括步骤：在外延片上刻蚀出凹槽，该凹槽和光刻对准标记同时形成；N‑外延上淀积多晶硅并刻蚀形成离子注入阻挡层图形；以多晶硅为掩膜铝离子注入形成P型基区；淀积二氧化硅并反刻形成侧墙，利用自对准工艺氮离子注入形成N+源区；去掉多晶硅和二氧化硅，再淀积一层多晶硅并形成离子注入阻挡层图形；铝离子注入形成P+接触区域；除去多晶硅，进行离子注入激活退火和栅氧氧化；本发明既实现了沟道自对准工艺，又将P+接触区做深，有效抑制了寄生BJT晶体管的开启，一定程度上提高了碳化硅MOSFET器件的抗UIS失效能力。
1.一种碳化硅MOSFET器件，其特征在于：包括漏极金属(7)、漏极金属(7)上方的N+衬底(6)、N+衬底(6)上方的N-漂移区(5)；所述N-漂移区(5)的内部上方中间设有凹槽(11)，凹槽(11)左侧为第一P型基区(8)，右侧为第二P型基区(81)；所述第一P型基区(8)内部上方设有第一N+源区(9)；所述第二P型基区(81)内部上方具有第二N+源区(91)，所述第一N+源区(9)和凹槽(11)之间是第一P+欧姆接触区(10)；所述第二N+源区(91)和凹槽(11)之间是第二P+欧姆接触区(101)；所述凹槽(11)下方是第三P+欧姆接触区(102)；第一栅介质(4)从N-漂移区(5)的左端上表面向右延伸至第一N+源区(9)的左上表面；第二栅介质(41)从第二N+源区(91)的右上表面向右延伸至N-漂移区(5)的右端上表面；第一多晶硅栅(3)位于第一栅介质(4)上表面；第一层间绝缘介质(2)覆盖第一多晶硅栅(3)的上方、以及第一多晶硅栅(3)和第一栅介质(4)的右侧；第二多晶硅栅(31)位于第二栅介质(41)上表面；第二层间绝缘介质(21)覆盖第二多晶硅栅(31)和第二栅介质(41)的左侧、以及第二多晶硅栅(31)的上方，第一层间绝缘介质(2)的上表面和右侧、第一N+源区(9)的右上表面、第一P+欧姆接触区(10)的上表面、凹槽(11)的内部、第二P+欧姆接触区(101)的上表面、第二N+源区(91)的左上表面以及第二层间绝缘介质(21)的左侧和上表面均设有源金属(1)，第一P型基区(8)左端和第一N+源区(9)左端之间的间隙为器件第一沟道；第二P型基区(81)右端和第二N+源区(91)右端之间的间隙为器件第二沟道。
2.根据权利要求1所述的碳化硅MOSFET器件，其特征在于：所述第一栅介质(4)、第二栅介质(41)、第一层间绝缘介质(2)、第二层间绝缘介质(21)均为SiO2。
3.根据权利要求1所述的碳化硅MOSFET器件，其特征在于：所述器件第一P型基区(8)和第二P型基区(81)形成后，淀积二氧化硅反刻形成侧墙。
4.根据权利要求1所述的碳化硅MOSFET器件，其特征在于：所述器件第一沟道和器件第二沟道由自对准工艺形成。
5.根据权利要求4所述的碳化硅MOSFET器件，其特征在于：所述器件第一沟道和器件第二沟道的长度小于0.5μm。
6.根据权利要求1所述的碳化硅MOSFET器件，其特征在于：所述器件第一P型基区(8)、第二P型基区(81)、第一P+接触区(10)、第二P+接触区(101)、第三P+接触区(102)、和第一N+源区(9)和第二N+源区(91)均为多次离子注入形成。
7.根据权利要求1所述的碳化硅MOSFET器件，其特征在于：所述器件N-漂移区(5)、N+衬底(6)、第一P型基区(8)，第二P型基区(81)、第一P+欧姆接触区(10)、第二P+欧姆接触区(101)、第三P+欧姆接触区(102)；第二N+源区(91)、第一N+源区(9)的材料均为碳化硅。
8.根据权利要求1至7任意一项所述的碳化硅MOSFET器件的制作方法，其特征在于，包括以下步骤：第一步：清洗外延片，在外延片上刻蚀出一个凹槽，该凹槽和光刻对准标记同时形成；
第二步：N-外延上淀积多晶硅并刻蚀形成离子注入阻挡层图形；
第四步：淀积二氧化硅并反刻形成侧墙，利用自对准工艺氮离子注入形成N+源区；
第五步：去掉多晶硅和二氧化硅，再淀积一层多晶硅并形成离子注入阻挡层图形；
第七步：除去多晶硅，进行离子注入激活退火和栅氧氧化；
碳化硅MOSFET器件及其制作方法
技术领域
[0001] 本发明属于功率半导体技术领域，具体是一种涉及沟道自对准工艺的碳化硅MOSFET器件器件及其制作方法。
背景技术
[0002] 碳化硅(Silicon Carbide)材料作为第三代宽禁带半导体材料的代表之一，具有禁带宽度大、临界击穿电场高、热导率高和电子饱和漂移速度高等特点，使其在大功率、高温及高频电力电子领域具有广阔的应用前景。
[0003] 碳化硅MOSFET导通电阻低、开关损耗小更适用于高频工作状态，此外在高温区也有优良的电气特性，逐渐成为新一代主流的低损耗功率器件。
[0004] 减小器件的沟道长度可以很好的提高碳化硅MOSFET器件的电流控制能力。光刻过程中的环境和人为因素对于形成比较短的沟道时的影响比较大，因此沟道长度在0.5μm以下时一般采用沟道自对准工艺。之前普遍使用的自对准工艺主要是在注入N+源区之前，使用金属作为P+接触区域的掩膜。该金属掩膜可能会在高温离子注入的时候对器件或离子注入机产生一定程度上的污染，这是我们不希望看到的。
[0005] UIS测试过程中，将会在MOSFET的漏源端产生大的电压和电流，若雪崩电流在寄生三极管的基极电阻上产生足够大的压降，将会使寄生晶体管开启，对电流进一步放大，最终造成器件的热烧毁。因此提高器件的雪崩耐量的有效方法就是抑制寄生BJT的开启，常用的方法就是减小基区电阻或改变电流路径。
发明内容
[0006] 本发明的目的是是针对上述问题，提出一种碳化硅MOSFET器件及其制作方法。该制造方法既实现了沟道自对准工艺，又将P+区域做深有效抑制了寄生BJT晶体管的开启，一定程度上提高了碳化硅MOSFET器件的抗UIS失效能力。
[0007] 为达到上述目的，本发明采用下述技术方案：
[0008] 一种碳化硅MOSFET器件，包括漏极金属、漏极金属上方的N+衬底、N+衬底上方的N-漂移区；所述N-漂移区的内部上方中间设有凹槽，凹槽左侧为第一P型基区8，右侧为第二P型基区；所述第一P型基区内部上方设有第一N+源区；所述第二P型基区内部上方具有第二N+源区，所述第一N+源区和凹槽之间是第一P+欧姆接触区；所述第二N+源区和凹槽之间是第二P+欧姆接触区；所述凹槽下方是第三P+欧姆接触区；所述第一栅介质从N-漂移区的左端上表面向右延伸至第一N+源区的左上表面；所述第二栅介质从第二N+源区的右上表面向右延伸至N-漂移区的右端上表面；所述第一多晶硅栅位于第一栅介质上表面；所述第一层间绝缘介质覆盖第一多晶硅栅的上方、以及第一多晶硅栅和第一栅介质的右侧；所述第二多晶硅栅位于第二栅介质上表面；所述第二层间绝缘介质覆盖第二多晶硅栅和第二栅介质的左侧、以及第二多晶硅栅的上方，第一层间绝缘介质的上表面和右侧、第一N+源区的右上表面、第一P+欧姆接触区的上表面、凹槽的内部、第二P+欧姆接触区的上表面、第二N+源区的左上表面以及第二层间绝缘介质的左侧和上表面均设有源金属，第一P型基区左端和第一N+源区左端之间的间隙为器件第一沟道；第二P型基区右端和第二N+源区右端之间的间隙为器件第二沟道。
[0009] 通过增加凹槽使P+做深，有效抑制了寄生BJT晶体管的开启，一定程度上提高了碳化硅MOSFET器件的抗UIS失效能力。
[0010] 作为优选方式，所述第一栅介质、第二栅介质、第一层间绝缘介质、第二层间绝缘介质均为SiO2。
[0011] 作为优选方式，所述器件第一P型基区和第二P型基区形成后，淀积二氧化硅反刻形成侧墙。
[0012] 作为优选方式，所述器件第一沟道和器件第二沟道由自对准工艺形成。
[0013] 作为优选方式，所述器件第一沟道和器件第二沟道的长度小于0.5μm。减小器件的沟道长度可以很好的提高碳化硅MOSFET器件的电流控制能力，自对准工艺可以使沟道长度小于0.5μm。
[0014] 作为优选方式，所述器件第一P型基区、第二P型基区、第一P+接触区、第二P+接触区、第三P+接触区、和第一N+源区和第二N+源区均为多次离子注入形成。
[0015] 作为优选方式，所述器件N-漂移区、N+衬底、第一P型基区，第二P型基区、第一P+欧姆接触区；第二P+欧姆接触区、第三P+欧姆接触区；第二N+源区、第一N+源区的材料均为碳化硅。
[0016] 本发明还提供一种上述碳化硅MOSFET器件的制作方法，包括以下步骤：
[0017] 第一步：清洗外延片，在外延片上刻蚀出一个凹槽，该凹槽和光刻对准标记同时形成；
[0018] 第二步：N-外延上淀积多晶硅并刻蚀形成离子注入阻挡层图形；
[0019] 第三步：以多晶硅为掩膜铝离子注入形成P型基区；
[0020] 第四步：淀积二氧化硅并反刻形成侧墙，利用自对准工艺氮离子注入形成N+源区；
[0021] 第五步：去掉多晶硅和二氧化硅，再淀积一层多晶硅并形成离子注入阻挡层图形；
[0022] 第六步：铝离子注入形成P+接触区域；
[0023] 第七步：除去多晶硅，进行离子注入激活退火和栅氧氧化；
[0024] 第八步：多晶硅淀积，并形成图形；
[0025] 第九步：介质淀积并刻蚀开孔；
[0026] 第十步：淀积漏极和源极金属形成电极。
[0027] 所述器件栅介质层端为栅极，N+衬底端为漏极，N+源区和P+接触区为源极；
[0028] 本发明的有益效果为：本发明既实现了沟道自对准工艺，又将P+接触区做深，有效抑制了寄生BJT晶体管的开启，一定程度上提高了碳化硅MOSFET器件的抗UIS失效能力。
附图说明
[0029] 图1是传统碳化硅MOSFET器件结构示意图；
[0030] 图2是本发明提出的碳化硅MOSFET器件结构示意图；
[0031] 图3是在外延片上刻一个凹槽(该凹槽和光刻对准标记同时形成)的示意图；
[0032] 图4是在外延片上淀积多晶硅，形成离子注入阻挡层图形的示意图；
[0033] 图5是铝离子注入形成P型基区的示意图；
[0034] 图6是淀积一层二氧化硅后示意图；
[0035] 图7是反刻二氧化硅后形成侧墙，利用自对准工艺在形成的P型基区内氮离子注入形成N+源区的示意图；
[0036] 图8是去掉多晶硅和二氧化硅，然后淀积一层多晶硅并形成离子注入阻挡层图形的示意图；
[0037] 图9是铝离子注入形成P+接触区的示意图；
[0038] 图10是除去多晶硅，进行离子注入激活退火和栅氧氧化后的示意图；
[0039] 图11是多晶硅淀积，并形成图形的示意图；
[0040] 图12是介质淀积并刻蚀开孔的示意图；
[0041] 图13是淀积漏极和源极金属后的示意图；
[0042] 其中，1为源金属，2为第一层间绝缘介质，3为第一多晶硅栅，4为第一栅介质，5为N-漂移区，6为N+衬底，7为漏极金属，8为第一P型基区，9为第一N+源区，10为第一P+欧姆接触区，11为凹槽，21为第二层间绝缘介质，31为第二多晶硅栅，41为第二栅介质，81为第二P型基区，91为第二N+源区，101为第二P+欧姆接触区，102为第三P+欧姆接触区。
具体实施方式
[0043] 以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
[0044] 一种碳化硅MOSFET器件，包括漏极金属7、漏极金属7上方的N+衬底6、N+衬底6上方的N-漂移区5；所述N-漂移区5的内部上方中间设有一凹槽11，凹槽11左侧为第一P型基区8，右侧为第二P型基区81；所述第一P型基区8内部上方设有第一N+源区9；所述第二P型基区81内部上方具有第二N+源区91，所述第一N+源区9和凹槽11之间是第一P+欧姆接触区10；所述第二N+源区91和凹槽11之间是第二P+欧姆接触区101；所述凹槽11下方是第三P+欧姆接触区102；所述第一栅介质4从N-漂移区5的左端上表面向右延伸至第一N+源区9的左上表面；所述第二栅介质41从第二N+源区91的右上表面向右延伸至N-漂移区5的右端上表面；所述第一多晶硅栅3位于第一栅介质4上表面；所述第一层间绝缘介质2覆盖第一多晶硅栅3的上方、以及第一多晶硅栅3和第一栅介质4的右侧；所述第二多晶硅栅31位于第二栅介质41上表面；所述第二层间绝缘介质21覆盖第二多晶硅栅31和第二栅介质41的左侧、以及第二多晶硅栅31的上方，第一层间绝缘介质2的上表面和右侧、第一N+源区9的右上表面、第一P+欧姆接触区10的上表面、凹槽11的内部、第二P+欧姆接触区101的上表面、第二N+源区91的左上表面以及第二层间绝缘介质21的左侧和上表面均设有源金属1，第一P型基区8左端和第一N+源区9左端之间的间隙为器件第一沟道；第二P型基区81右端和第二N+源区91右端之间的间隙为器件第二沟道。
[0045] 所述第一栅介质4、第二栅介质41、第一层间绝缘介质2、第二层间绝缘介质21均为SiO2。
[0046] 所述器件第一P型基区8和第二P型基区81形成后，淀积二氧化硅反刻形成侧墙。
[0047] 所述器件第一沟道和器件第二沟道由自对准工艺形成。
[0048] 所述器件第一沟道和器件第二沟道的长度小于0.5μm。
[0049] 所述器件第一P型基区8、第二P型基区81、第一P+接触区10、第二P+接触区101、第三P+接触区102、和第一N+源区9和第二N+源区91均为多次离子注入形成。
[0050] 所述器件N-漂移区5、N+衬底6、第一P型基区8，第二P型基区81、第一P+欧姆接触区10；第二P+欧姆接触区101、第三P+欧姆接触区102；第二N+源区91、第一N+源区9的材料均为碳化硅。
[0051] 本实施例还提供一种上述碳化硅MOSFET器件的制作方法，包括以下步骤：
[0052] 第一步：清洗外延片，在外延片上刻蚀出一个凹槽，该凹槽和光刻对准标记同时形成；
[0053] 第二步：N-外延上淀积多晶硅并刻蚀形成离子注入阻挡层图形；
[0054] 第三步：以多晶硅为掩膜铝离子注入形成P型基区；
[0055] 第四步：淀积二氧化硅并反刻形成侧墙，利用自对准工艺氮离子注入形成N+源区；
[0056] 第五步：去掉多晶硅和二氧化硅，再淀积一层多晶硅并形成离子注入阻挡层图形；
[0057] 第六步：铝离子注入形成P+接触区域；
[0058] 第七步：除去多晶硅，进行离子注入激活退火和栅氧氧化；
[0059] 第八步：多晶硅淀积，并形成图形；
[0060] 第九步：介质淀积并刻蚀开孔；
[0061] 第十步：淀积漏极和源极金属形成电极。
[0062] 所述器件栅介质层端为栅极，N+衬底端为漏极，N+源区和P+接触区为源极；
[0063] 本实施例既实现了沟道自对准工艺，又将P+接触区做深，有效抑制了寄生BJT晶体管的开启，一定程度上提高了碳化硅MOSFET器件的抗UIS失效能力。
[0064] 上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。
