GOA驱动电路

摘要

本发明公开了一种GOA驱动电路，其包括：第一信号产生模块，用于根据所述第一时钟信号和级传信号生成所述正向扫描控制信号；控制模块，用于根据所述正向扫控制信号和所述反向扫描控制信号控制所述级传信号的输出；锁存模块，用于通过所述第一时钟信号或者所述第二时钟信号对所述级传信号进行锁存，以生成锁存信号；处理模块，用于通过所述第二时钟信号或者所述第一时钟信号对所述锁存信号进行与非逻辑处理，得到处理信号，并根据所述功能控制信号控制所述处理信号的输出；缓冲模块，用于对所述处理模块的输出信号进行反向，得到扫描信号，以增大所述扫描信号的驱动能力。本发明能减少了驱动芯片的引脚，降低生产成本。

权利要求

1.一种GOA驱动电路，其特征在于，包括：

至少两个相互级联的驱动单元，其中第N级驱动单元输入有级传信号、正向扫描控制信号和反向扫描控制信号、第一时钟信号和第二时钟信号、复位信号、功能控制信号；所述第N级驱动单元包括：第一信号产生模块，用于根据所述第一时钟信号和所述级传信号生成所述正向扫描控制信号；

控制模块，用于根据所述正向扫描控制信号和所述反向扫描控制信号控制所述级传信号的输出；

锁存模块，用于通过所述第一时钟信号或者所述第二时钟信号对所述级传信号进行锁存，以生成锁存信号；

处理模块，用于通过所述第二时钟信号或者所述第一时钟信号对所述锁存信号进行与非逻辑处理，得到处理信号，并根据所述功能控制信号控制所述处理信号的输出；

缓冲模块，用于对所述处理模块的输出信号进行反向，得到扫描信号，以增大所述扫描信号的驱动能力；

其中,所述第一信号产生模块包括第一时钟信号输入端、第一开关信号输入端、第二开关信号输入端、第一转换输出端，所述第一转换输出端用于输出所述正向扫描控制信号；所述第一时钟信号输入端用于输入所述第一时钟信号，所述第一开关信号输入端和所述第二开关信号输入端都用于输入所述级传信号；

所述控制模块包括第一级传信号输入端、第二级传信号输入端、第一开关控制信号输入端、第二开关控制信号输入端、第一级传信号输出端。

2.根据权利要求1所述的GOA驱动电路，其特征在于，

所述第一信号产生模块还包括：

第一薄膜晶体管，其包括第一栅极、第一源极和第一漏极，所述第一栅极与所述第一开关信号输入端连接，所述第一源极与所述第一时钟信号输入端连接，所述第一漏极与第一锁存器的输入端连接；

第一反向器，其输入端与所述第二开关信号输入端连接；

第二薄膜晶体管，其包括第二栅极、第二源极和第二漏极，所述第二栅极与所述第一反向器的输出端连接，所述第二源极与所述第一时钟信号输入端连接，所述第二漏极与所述第一锁存器的输入端连接；

所述第一锁存器，其输出端与第一反向器组的输入端连接；

第一反相器组，包括依次连接的第二反相器、第三反相器、以及第四反相器，所述第一反相器组的输出端与所述第一转换输出端连接。

3.根据权利要求2所述的GOA驱动电路，其特征在于，

所述控制模块的所述第一开关控制信号输入端用于输入所述正向扫描控制信号、所述第二开关控制信号输入端用于输入所述反向扫描控制信号，所述第一级传信号输入端用于输入第一级传信号；所述第二级传信号输入端用于输入第二级传信号；所述第一级传信号输出端用于输出所述第一级传信号或者所述第二级传信号；所述第一开关控制信号输入端与所述第一转换输出端连接；

所述控制模块包括：

第三薄膜晶体管，其包括第三栅极、第三源极和第三漏极，所述第三栅极与所述第一开关控制信号输入端连接，所述第三源极与所述第一级传信号输入端连接，所述第三漏极与所述第一级传信号输出端连接，所述第三薄膜晶体管用于根据所述正向扫描控制信号控制所述第一级传信号的输出；

第四薄膜晶体管，其包括第四栅极、第四源极和第四漏极，所述第四栅极与所述第一开关控制信号输入端连接，所述第四源极与所述第二级传信号输入端连接，所述第四漏极与所述第一级传信号输出端连接，所述第四薄膜晶体管用于根据所述正向扫描控制信号控制所述第二级传信号的输出；

第五薄膜晶体管，其包括第五栅极、第五源极和第五漏极，所述第五栅极与所述第二开关控制信号输入端连接，所述第五源极与所述第一级传信号输入端连接，所述第五漏极与所述第一级传信号输出端连接，所述第五薄膜晶体管用于根据所述反向扫描控制信号控制所述第一级传信号的输出；以及第六薄膜晶体管，其包括第六栅极、第六源极和第六漏极，所述第六栅极与所述第二开关控制信号输入端连接，所述第六源极与所述第二级传信号输入端连接，所述第六漏极与所述第一级传信号输出端连接，所述第六薄膜晶体管用于根据所述反向扫描控制信号控制所述第二级传信号的输出。

4.一种GOA驱动电路，其特征在于，包括：

至少两个相互级联的驱动单元，其中第N级驱动单元输入有级传信号、正向扫描控制信号和反向扫描控制信号、第一时钟信号和第二时钟信号、复位信号、功能控制信号；所述第N级驱动单元包括：第二信号产生模块，用于根据所述第二时钟信号和所述级传信号生成所述反向扫描控制信号；

控制模块，用于根据所述正向扫描控制信号和所述反向扫描控制信号控制所述级传信号的输出；

锁存模块，用于通过所述第一时钟信号或者所述第二时钟信号对所述级传信号进行锁存，以生成锁存信号；

处理模块，用于通过所述第二时钟信号或者所述第一时钟信号对所述锁存信号进行与非逻辑处理，得到处理信号，并根据所述功能控制信号控制所述处理信号的输出；

缓冲模块，用于对所述处理模块的输出信号进行反向，得到扫描信号，以增大所述扫描信号的驱动能力；

其中，所述第二信号产生模块包括第二时钟信号输入端、第三开关信号输入端、第四开关信号输入端、第二转换输出端，所述第二转换输出端用于输出所述反向扫描控制信号；所述第二时钟信号输入端用于输入所述第二时钟信号，所述第三开关信号输入端和所述第四开关信号输入端都用于输入所述级传信号；

所述控制模块包括第一级传信号输入端、第二级传信号输入端、第一开关控制信号输入端、第二开关控制信号输入端、第一级传信号输出端。

5.根据权利要求4所述的GOA驱动电路，其特征在于，

所述第二信号产生模块还包括：

第七薄膜晶体管，其包括第七栅极、第七源极和第七漏极，所述第七栅极与所述第三开关信号输入端连接，所述第七源极与所述第二时钟信号输入端连接，所述第七漏极与第二锁存器的输入端连接；

第五反向器，其输入端与所述第四开关信号输入端连接；

第八薄膜晶体管，其包括第八栅极、第八源极和第八漏极，所述第八栅极与所述第五反向器的输出端连接，所述第八源极与所述第二时钟信号输入端连接，所述第八漏极与所述第二锁存器的输入端连接；

所述第二锁存器，其输出端与第二反向器组的输入端连接；

第二反相器组，包括依次连接的第五反相器、第六反相器、以及第七反相器，所述第二反向器组的输出端与所述第二转换输出端连接。

6.根据权利要求5所述的GOA驱动电路，其特征在于，

所述控制模块的所述第一开关控制信号输入端用于输入所述正向扫描控制信号、所述第二开关控制信号输入端用于输入所述反向扫描控制信号，所述第一级传信号输入端用于输入第一级传信号；所述第二级传信号输入端用于输入第二级传信号；所述第一级传信号输出端用于输出所述第一级传信号或者所述第二级传信号；所述第二开关控制信号输入端与所述第二转换输出端连接。

7.一种GOA驱动电路，其特征在于，包括：

至少两个相互级联的驱动单元，其中第N级驱动单元输入有级传信号、正向扫描控制信号和反向扫描控制信号、第一时钟信号和第二时钟信号、复位信号、功能控制信号；所述第N级驱动单元包括：控制模块，用于根据所述正向扫描控制信号和所述反向扫描控制信号控制所述级传信号的输出；

锁存模块，用于通过所述第一时钟信号或者所述第二时钟信号对所述级传信号进行锁存，以生成锁存信号；

第三信号产生模块，用于根据所述第二时钟信号、所述第一时钟信号以及所述复位信号生成所述功能控制信号；

处理模块，用于通过所述第二时钟信号或者所述第一时钟信号对所述锁存信号进行与非逻辑处理，得到处理信号，并根据所述功能控制信号控制所述处理信号的输出；以及缓冲模块，用于对所述处理模块的输出信号进行反向，得到扫描信号，以增大所述扫描信号的驱动能力。

8.根据权利要求7所述的GOA驱动电路，其特征在于，

所述第N级驱动单元还输入有高电平电源；

所述第三信号产生模块包括第三时钟信号输入端、第四时钟信号输入端、第一信号源输入端、第五开关信号输入端、以及第三转换输出端；所述第三时钟信号输入端用于输入所述第一时钟信号，所述第四时钟信号输入端用于输入所述第二时钟信号；所述第一信号源输入端用于输入高电平电源，所述第五开关信号输入端用于输入所述复位信号，所述第三转换输出端用于输出所述功能控制信号；

所述第三信号产生模块还包括：

第一与非门，其包括第一逻辑输入端、第二逻辑输入端、第一逻辑输出端；所述第一逻辑输入端与所述第三时钟信号输入端连接，所述第二逻辑输入端与所述第四时钟信号输入端连接；所述第一逻辑输出端与第九漏极连接；

第九薄膜晶体管，其包括第九栅极、第九源极和所述第九漏极，所述第九栅极与所述第五开关信号输入端连接，所述第九源极与所述第一信号源输入端连接，所述第九漏极与第三反向器组的输入端连接；

第三反相器组，包括依次连接的第八反相器、第九反相器、以及第十反相器，所述第三反相器组的输出端与所述第三转换输出端连接。

9.根据权利要求8所述的GOA驱动电路，其特征在于，

所述第N级驱动单元还输入有低电平电源；

所述处理模块包括：第六时钟信号输入端、第四级传信号输入端、处理输出端、第二信号源输入端、第六开关信号输入端、所述第二信号源输入端用于输入低电平电源，所述第六开关信号输入端用于输入所述功能控制信号，所述第六开关信号输入端与所述第三转换输出端连接；

第二与非门，其包括第三逻辑输入端、第四逻辑输入端、第二逻辑输出端；所述第三逻辑输入端与所述第六时钟信号输入端连接，所述第四逻辑输入端与所述第四级传信号输入端连接，所述第二逻辑输出端与所述处理输出端连接；

第十薄膜晶体管，其包括第十栅极、第十源极和第十漏极，所述第十栅极与所述第六开关信号输入端连接，所述第十源极与第二信号源输入端连接，所述第十漏极与所述第二逻辑输出端连接。

10.根据权利要求9所述的GOA驱动电路，其特征在于，

所述锁存模块包括第五时钟信号输入端、第三级传信号输入端、锁存信号输出端、复位信号输入端、高电平电源输入端；所述第五时钟信号输入端用于输入所述第一时钟信号或者所述第二时钟信号，所述第三级传信号输入端用于输入第一级传信号或者第二级传信号，所述复位信号输入端用于输入所述复位信号，所述高电平电源输入端用于输入所述高电平电源；所述锁存信号输出端用于输出所述锁存信号；

所述锁存模块还包括：

第十四反相器，其包括第十四反相输入端、第十四反相输出端，所述第十四反相输入端与所述第五时钟信号输入端连接，以接收所述第一时钟信号或者所述第二时钟信号；

第十五反相器，其包括第十五反相输入端和第十五反相输出端，所述第十五反相输入端与所述第三级传信号输入端连接，所述第十五反相器还与所述第十四反相输出端、第五时钟信号输入端连接；

第十六反相器，其包括第十六反相输入端和第十六反相输出端，所述第十六反相输入端与所述锁存信号输出端连接，所述第十六反相输出端与所述第十五反相输出端连接，所述第十六反相器还与所述第十四反相输出端、第五时钟信号输入端连接；

第十一薄膜晶体管，其包括第十一栅极、第十一源极和第十一漏极，所述十一栅极连接所述复位信号输入端，所述十一源极连接所述高电平电源输入端，所述十一漏极与所述第十六反相输出端连接；

第十七反相器，其包括第十七反相输入端和第十七反相输出端，所述第十七反相输入端与所述十一漏极连接，所述第十七反相输出端与所述锁存信号输出端连接。

说明书

GOA驱动电路

【技术领域】

[0001] 本发明涉及驱动技术领域，特别涉及一种GOA驱动电路。【背景技术】

[0002] 传统的GOA(Gate driver On Array)技术方案，一般是在现有的薄膜晶体管阵列基板的制程中，将扫描驱动电路形成在阵列基板上，以实现对该薄膜晶体管阵列基板上的
像素阵列逐行扫描。

[0003] 但是，现有GOA电路的信号源都是直接由驱动芯片IC生成，共需要7个信号源，分别为：RST(复位信号)、STV(电路第一级的输入信号)、U2D(正扫控制信号)、D2U(反扫控制信
号)、CK1(第一时钟信号)、CK2(第二时钟信号)、GAS(All Gate On，功能控制信号)。可见现有GOA输入信号源较多，因此需要驱动芯片具有较多的输出引脚和大量的WOA走线(驱动芯
片与GOA电路之间的连接线)，从而增加了芯片的生产成本。

[0004] 故，有必要提出一种新的技术方案，以解决上述技术问题。【发明内容】

[0005] 本发明的目的在于提供一种驱动电路，以解决现有技术中由于现有GOA电路需要的信号源数量较多，导致驱动芯片的引脚比较多，使得芯片生产成本较高的技术问题。

[0006] 为解决上述问题，本发明的技术方案如下：

[0007] 一种GOA驱动电路，其包括：至少两个相互级联的驱动单元，其中第N级驱动单元输入有级传信号、正向扫描控制信号和反向扫描控制信号、第一时钟信号和第二时钟信号、复
位信号、功能控制信号；所述第N级驱动单元包括：

[0008] 第一信号产生模块，用于根据所述第一时钟信号和所述级传信号生成所述正向扫描控制信号；

[0009] 控制模块，用于根据所述正向扫控制信号和所述反向扫描控制信号控制所述级传信号的输出；

[0010] 锁存模块，用于通过所述第一时钟信号或者所述第二时钟信号对所述级传信号进行锁存，以生成锁存信号；

[0011] 处理模块，用于通过所述第二时钟信号或者所述第一时钟信号对所述锁存信号进行与非逻辑处理，得到处理信号，并根据所述功能控制信号控制所述处理信号的输出；

[0012] 缓冲模块，用于对所述处理模块的输出信号进行反向，得到扫描信号，以增大所述扫描信号的驱动能力。

[0013] 本发明还提供一种GOA驱动电路，其包括：

[0014] 至少两个相互级联的驱动单元，其中第N级驱动单元输入有级传信号、正向扫描控制信号和反向扫描控制信号、第一时钟信号和第二时钟信号、复位信号、功能控制信号；所
述第N级驱动单元包括：

[0015] 第二信号产生模块，用于根据所述第二时钟信号和所述级传信号生成所述反向扫描控制信号；

[0016] 控制模块，用于根据所述正向扫控制信号和所述反向扫描控制信号控制所述级传信号的输出；

[0017] 锁存模块，用于通过所述第一时钟信号或者所述第二时钟信号对所述级传信号进行锁存，以生成锁存信号；

[0018] 处理模块，用于通过所述第二时钟信号或者所述第一时钟信号对所述锁存信号进行与非逻辑处理，得到处理信号，并根据所述功能控制信号控制所述处理信号的输出；

[0019] 缓冲模块，用于对所述处理模块的输出信号进行反向，得到扫描信号，以增大所述扫描信号的驱动能力。

[0020] 本发明还提供一种GOA驱动电路，其包括：

[0021] 至少两个相互级联的驱动单元，其中第N级驱动单元输入有级传信号、正向扫描控制信号和反向扫描控制信号、第一时钟信号和第二时钟信号、复位信号、功能控制信号；所
述第N级驱动单元包括：

[0022] 控制模块，用于根据所述正向扫控制信号和所述反向扫描控制信号控制所述级传信号的输出；

[0023] 锁存模块，用于通过所述第一时钟信号或者所述第二时钟信号对所述级传信号进行锁存，以生成锁存信号；

[0024] 第三信号产生模块，用于根据所述第二时钟信号、所述第一时钟信号以及所述复位信号生成所述功能控制信号；

[0025] 处理模块，用于通过所述第二时钟信号或者所述第一时钟信号对所述锁存信号进行与非逻辑处理，得到处理信号，并根据所述功能控制信号控制所述处理信号的输出；以及

[0026] 缓冲模块，用于对所述处理模块的输出信号进行反向，得到扫描信号，以增大所述扫描信号的驱动能力。

[0027] 本发明的GOA驱动电路，由于使用一部分GOA驱动电路的信号源生成其余的信号源，从而减少了驱动芯片的输出引脚的数量，简化了驱动芯片，降低了驱动芯片的生产成
本。
【附图说明】

[0028] 图1为现有的GOA驱动电路的电路图；

[0029] 图2为现有的GOA驱动电路正向扫描时的各个信号的波形图；

[0030] 图3为现有的GOA驱动电路反向扫描时的各个信号的波形图；

[0031] 图4为现有的GOA驱动电路在功能控制信号为高电平时的各个信号的波形图；

[0032] 图5为本发明GOA驱动电路中第一信号产生模块的电路图；

[0033] 图6为本发明GOA驱动电路中第二信号产生模块的电路图；

[0034] 图7为第一信号产生模块和第二信号产生模块正向扫描时的波形图；

[0035] 图8为第一信号产生模块和第二信号产生模块反向扫描时的波形图；

[0036] 图9为本发明GOA驱动电路中第三信号产生模块的电路图；

[0037] 图10为第三信号产生模块的波形图；

[0038] 图11为本发明GOA驱动电路其余模块的电路图；

[0039] 图12为本发明GOA驱动电路中处理模块的详细电路图。【具体实施方式】

[0040] 以下各实施例的说明是参考附加的图式，用以例示本发明可用以实施的特定实施例。本发明所提到的方向用语，例如「上」、「下」、「前」、「后」、「左」、「右」、「内」、「外」、「侧面」等，仅是参考附加图式的方向。因此，使用的方向用语是用以说明及理解本发明，而非用以
限制本发明。在图中，结构相似的单元是以相同标号表示。

[0041] 本发明的GOA驱动电路适用于显示面板，例如TFT-LCD(Thin Film Transistor Liquid Crystal Display，薄膜晶体管液晶显示面板)、OLED(Organic Light Emitting 
Diode，有机发光二极管显示面板)等，本发明的GOA驱动电路用于向显示面板提供驱动信号
(扫描信号)。

[0042] 参考图1，图1为现有的GOA驱动电路的电路图。

[0043] 本实施例的GOA驱动电路包括至少两个相互级联的驱动单元，其中第N级驱动单元输入有级传信号st(n-1)或者st(n+1)或者STV，正向扫描控制信号U2D和反向扫描控制信号
D2U、第一时钟信号CK1和第二时钟信号CK2、复位信号RST、功能控制信号GAS；当正向扫描
时，该级传信号为st(n-1)，且当扫描第1行时，该级传信号为STV。当反向扫描时，该级传信号为st(n+1)，且当扫描最后一行时，该级传信号为STV。

[0044] 所述第N级驱动单元包括：控制模块10、锁存模块20、处理模块30、缓冲模块40；

[0045] 控制模块10，用于根据所述正向扫控制信号U2D和所述反向扫描信号D2U控制所述级传信号的输出；

[0046] 锁存模块20，用于通过所述第一时钟信号CK1或者所述第二时钟信号CK2对所述级传信号进行锁存，以生成锁存信号st(n)；当N为奇数时，锁存模块20通过所述第一时钟信号
CK1对所述级传信号进行锁存，当N为偶数时，锁存模块20通过所述第二时钟信号CK2对所述
级传信号进行锁存。

[0047] 处理模块30，用于通过所述第二时钟信号CK2或者所述第一时钟信号CK1对所述锁存信号进行与非逻辑处理，得到处理信号，并根据所述功能控制信号GAS控制所述处理信号
的输出。当N为奇数时，处理模块30通过所述第二时钟信号CK2对所述锁存信号进行与非逻
辑处理，当N为偶数时，处理模块30通过所述第一时钟信号CK1对所述锁存信号进行与非逻
辑处理。

[0048] 缓冲模块40，用于对所述处理模块30的输出信号进行反向，得到扫描信号G(n)，以增大所述扫描信号的驱动能力；

[0049] 由此可见，现有的GOA驱动电路的输入信号源比较多，即总共包括了RST、STV、U2D、D2U、CK1、CK2以及GAS引脚，可见驱动芯片的引脚较多，导致其生产成本比较高。

[0050] 其中RST信号，用于在驱动电路工作前，对整个电路进行复位。在驱动电路工作前，RST为低电平；在驱动电路正常工作时，RST为高电平。

[0051] 以扫描线为4行为例，G(1)-G(4)分别代表第1至4行的扫描信号。如图2至图4所示，在GAS为低电平时，由于控制模块10在正向扫描控制信号为电平高或者反向扫描控制信号
为低电平时，才能输出级传信号。其中第1级GOA驱动电路的锁存模块20接入CK1，处理模块
30接CK2；第2级GOA驱动电路的锁存模块20接入CK2，处理模块30接CK1，第3级GOA驱动电路
的锁存模块20接入CK1，处理模块30接CK2；第4级GOA驱动电路的锁存模块20接入CK2，处理
模块30接CK1。

[0052] 如图2所示，当正向扫描时，且GAS为低电平时，U2D为高电平，D2U为低电平，控制模块10输出第n-1级级传信号st(n-1)，此处以n为1为例，控制模块10输出级传信号STV，经过锁存模块20的作用后，输出锁存信号st(1)，由于CK1和STV同时为高电平时，st(1)才输出高
电平，因此在t0-t1时段，st(1)输出高电平；在t1时刻，CK1为低电平时，锁存模块20继续使st(1)维持高电平。由于在t2时刻，CK1再次变为高电平，但是此时STV为低电平，因此st(1)
在t2时变为低电平，经过处理模块30的与非门处理后，也即将CK2与st(1)进行与非逻辑处
理，处理模块30仅在t1-t2时段输出低电平，再经过缓冲模块40的反向处理后，输出信号G
(1)在t1-t2时段为高电平。

[0053] 此处以n为2为例，控制模块10输入级传信号st(1)，由于在t0-t2时段，st(1)为高电平，CK2在t1-t2时段为高电平，因此经过锁存模块20的作用后，输出锁存信号st(2)，由于CK1和STV同时为高电平时，st(2)才输出高电平，因此t1-t2时段，st(2)输出高电平；在t2时刻，CK2变为低电平时，锁存模块20继续使st(2)维持高电平。由于在t3时刻，CK2再次变为高电平，但是此时st(1)为低电平，因此st(2)在t3时变为低电平，经过处理模块30的与非门处
理后，也即将CK1与st(2)进行与非逻辑处理，处理模块30仅在t2-t3时段输出低电平，再经
过缓冲模块40的反向处理后，输出信号G(2)在t2-t3时段为高电平。

[0054] 第3级和第4级GOA驱动电路的驱动原理与第1级和第2级的驱动原理类似。

[0055] 如图3所示，当反向扫描时，U2D为低电平，D2U为高电平，此处以n为4为例，控制模块10输出级传信号STV，经过锁存模块20的作用后，输出锁存信号st(4)，由于CK2和STV同时
为高电平时，st(4)才输出高电平，因此在t0-t1时段，st(4)输出高电平；在t1时刻，CK2为低电平时，锁存模块20继续使st(4)维持高电平。由于在t2时刻，CK2再次变为高电平，但是此
时STV为低电平，因此st(4)在t2时变为低电平，经过处理模块30的与非门处理后，也即将
CK1与st(4)进行与非逻辑处理，处理模块30仅在t1-t2时段输出低电平；再经过缓冲模块40
的反向处理后，输出信号G(4)在t1-t2时段为高电平。

[0056] 此处以n为3为例，控制模块10输出级传信号st(4)，由于在t0-t2时段，st(4)为高电平，CK1在t1-t2时段为高电平，因此经过锁存模块20的作用后，输出锁存信号st(3)，由于CK1和STV同时为高电平时，st(3)才输出高电平，也即t1-t2时段，st(3)输出高电平；在t2时刻，CK1变为低电平时，锁存模块20继续使st(3)维持高电平。由于在t3时刻，CK1再次变为高电平，但是此时st(3)为低电平，因此st(3)在t3时变为低电平，经过处理模块30的与非门处
理后，也即将CK2与st(3)进行与非逻辑处理，处理模块30仅在t2-t3时段输出低电平，再经
过缓冲模块40的反向处理后，输出信号G(3)在t2-t3时段为高电平。

[0057] 第1级和第2级GOA驱动电路的驱动原理与第3级和第4级的驱动原理类似。

[0058] 如图4所示，当GAS为高电平时，不论级传信号为高电平和低电平，此时缓冲模块40输入都为低电平电源VGL，经过缓冲模块的反向作用后，使得输出的每一行扫描信号G(n)都
为高电平。

[0059] 参考图5，图5为本发明的GOA驱动电路中第一信号产生模块的电路图。

[0060] 本实施例与现有GOA驱动电路的区别在于正向扫描控制信号U2D通过第一信号产生模块生成，或者反向扫描控制信号D2U由第二信号产生模块生成、或者功能控制信号GAS
由第三信号产生模块产生，也即本实施例的GOA驱动电路至少包括第一信号产生模块、第二
信号产生模块、第三信号产生模块中的一种。

[0061] 第一信号产生模块50，用于根据所述第一时钟信号和所述级传信号生成所述正向扫描控制信号；

[0062] 如图5所示，所述第一信号产生模块50包括第一时钟信号输入端53、第一开关信号输入端51、第二开关信号输入端52、第一转换输出端54，所述第一转换输出端54用于输出所
述正向扫描控制信号U2D；所述第一时钟输入端53用于输入所述第一时钟信号CK1，所述第
一开关信号输入端51和所述第二开关信号输入端52都用于输入所述级传信号STV；

[0063] 所述第一信号产生模块50还包括：

[0064] 第一薄膜晶体管T1，其包括第一栅极、第一源极和第一漏极，所述第一栅极与所述第一开关信号输入端51连接，所述第一源极与所述第一时钟信号输入端53连接，所述第一
漏极与第一锁存器501的输入端连接；第一薄膜晶体管T1为NPN型薄膜晶体管。

[0065] 第一反向器502，其输入端与所述第二开关信号输入端52连接；

[0066] 第二薄膜晶体管T2，其包括第二栅极、第二源极和第二漏极，所述第二栅极与所述第一反向器502的输出端连接，所述第二源极与所述第一时钟信号输入端53连接，所述第二
漏极与所述第一锁存器501的输入端连接；第二薄膜晶体管T2为PNP型薄膜晶体管。

[0067] 所述第一锁存器501，其输出端与第一反向器组503的输入端连接；所述第一锁存器501包括两个反向器507、508，其中反向器507的输出端与反向器508的输入端连接；反向
器507的输入端与反向器508的输出端连接；

[0068] 第一反相器组503，包括依次连接的第二反相器504、第三反相器505、以及第四反相器506，第一反相器组503的输出端与所述第一转换输出端54连接。

[0069] 如图6所示，第二信号产生模块60，用于根据所述第二时钟信号和所述级传信号生成所述反向扫描控制信号；

[0070] 所述第二信号产生模块60包括第二时钟信号输入63、第三开关信号输入端61、第四开关信号输入端62、第二转换输出端68，所述第二转换输出端68用于输出所述反向扫描
控制信号D2U；所述第二时钟输入端63用于输入所述第二时钟信号CK2，所述第三开关信号
输入端61和所述第四开关信号输入端62都用于输入所述级传信号STV；

[0071] 所述第二信号产生模块60还包括：

[0072] 第七薄膜晶体管T64，其包括第七栅极、第七源极和第七漏极，所述第七栅极与所述第三开关信号输入端61连接，所述第七源极与所述第二时钟信号输入端63连接，所述第
七漏极与第二锁存器66的输入端连接；

[0073] 第五反向器606，其输入端与所述第四开关信号输入端62连接；

[0074] 第八薄膜晶体管T65，其包括第八栅极、第八源极和第八漏极，所述第八栅极与所述第五反向器606的输出端连接，所述第八源极与所述第二时钟信号输入端63连接，所述第
八漏极与所述第二锁存器66的输入端连接；

[0075] 所述第二锁存器66，其输出端与第二反向器组67的输入端连接；

[0076] 第二反相器组67，包括依次连接的第五反相器603、第六反相器604、以及第七反相器605，所述第二反向器组67的输出端与所述第二转换输出端68连接。

[0077] 正向扫描时，结合图5和图7，由于在t0-t1时段，STV为高电平，CK1为高电平，使得第一薄膜晶体管T1和第二薄膜晶体管T2输出高电平，经过第一锁存器后，输出低电平，且在
t1时刻之后，第一锁存器501的锁存作用，使得第一锁存器继续输出低电平，再经过第一反
相器组反向后，在t0时刻之后，第一转换输出端输出还是高电平，即U2D输出为高电平。

[0078] 正向扫描时，结合图6和图7，由于在t0-t1时段，STV为高电平，CK2为低电平，使得第七薄膜晶体管T64和第八薄膜晶体管T65输出低电平，经过第二锁存器后，输出高电平，且
在t1时刻之后，由于第二锁存器的锁存作用，第二锁存器输出还为高电平，在经过第二反相
器组反向后，在t0时刻之后，D2U输出都为低电平。

[0079] 反向扫描时，结合图5和图8，由于在t0-t1时段，STV为高电平，CK1为低电平，使得第一薄膜晶体管T1和第二薄膜晶体管T2输出低电平，在t0-t1时段，U2D输出为低电平，在t1
时刻之后，由于第一锁存器501的锁存作用，第一转换输出端输出还是为低电平，也即在t0
时刻之后，U2D输出都为低电平。

[0080] 反向扫描时，结合图6和图8，由于在t0-t1时段，STV为高电平，CK2为高电平，使得第七薄膜晶体管T64和第八薄膜晶体管T65输出高电平，在t0-t1时段，D2U输出都为高电平，
在t1时刻之后，由于第二锁存器66的锁存作用，第二转换输出端输出还是高电平，也即在t0
时刻之后，D2U输出都为高电平。

[0081] 如图9所示，第三信号产生模块70，用于根据所述第二时钟信号CK2、所述第一时钟信号CK1、以及所述复位信RST生成所述功能控制信号GAS；

[0082] 所述第N级驱动单元还输入有高电平电源VGH；所述第三信号产生模块70包括第三时钟信号输入端71、第四时钟信号输入端72、第一信号源输入端73、第五开关信号输入端
74、以及第三转换输出端76；所述第三时钟信号输入端71用于输入所述第一时钟信号CK1，
所述第四时钟信号输入端72用于输入所述第二时钟信号CK2；所述第一信号源输入端73用
于输入高电平电源VGH，所述第五开关信号输入端74用于输入所述复位信号RST，所述第三
转换输出端76用于输出所述功能控制信号GAS；

[0083] 所述第三信号产生模块70还包括：

[0084] 第一与非门77，其包括第一逻辑输入端、第二逻辑输入端、第一逻辑输出端；所述第一逻辑输入端与所述第三时钟信号输入端连接71，所述第二逻辑输入端与所述第四时钟
信号输入端72连接；所述第一逻辑输出端与第九漏极连接；

[0085] 第九薄膜晶体管T71，其包括第九栅极、第九源极和第九漏极，所述第九栅极与所述第五开关信号输入端74连接，所述第九源极与所述第一信号源输入端73连接，所述第九
漏极与第三反向器组75的输入端连接；

[0086] 第三反相器组75，包括依次连接的第八反相器701、第九反相器702、以及第十反相器703，所述第三反相器组的输出端与所述第三转换输出端76连接。

[0087] 结合图9和图10，在t4时刻之前，由于CK1与CK2其中一个为高电平时，另一个为低电平，因此经过与非逻辑处理后，与非门输出为高电平，再经过第三反相器组反向后，GAS为低电平；在t4时刻之后，由于CK1与CK2都为高电平，经过与非逻辑处理后，与非门输出为低
电平，也即第三反相器组输入为低电平，再经过第三反相器组反向处理后，GAS为高电平。

[0088] 如图11所示，结合图5和6，所述控制模块10包括第一级传信号输入端11、第二级传信号输入端12、第一开关控制信号输入端13、第二开关控制信号输入端14、第一级传信号输
出端15；所述第一开关控制信号输入端13用于输入所述正向扫描控制信号U2D、所述第二开
关控制信号输入端14用于输入所述反向扫描控制信号D2U，所述第一级传信号输入端11用
于输入第一级传信号St(n-1)/STV；所述第二级传信号输入端12用于输入第二级传信号St
(n+1)；所述第一级传信号输出端15用于输出所述第一级传信号或者所述第二级传信号；

[0089] 优选地，为了减少驱动芯片的引脚，所述第一开关控制信号输入端13与所述第一转换输出端54连接。优选地，为了进一步减少驱动芯片的引脚，所述第二开关控制信号输入
端14与所述第二转换输出端68连接。

[0090] 所述控制模块10包括：

[0091] 第三薄膜晶体管T3，其包括第三栅极、第三源极和第三漏极，所述第三栅极与所述第一开关控制信号输入端13连接，所述第三源极与所述第一级传信号输入端11连接，所述
第三漏极与所述第一级传信号输出端15连接，所述第三薄膜晶体管T3用于根据所述正向扫
控制信号U2D控制所述第一级传信号st(n-1)/STV的输出；

[0092] 第四薄膜晶体管T4，其包括第四栅极、第四源极和第四漏极，所述第四栅极与所述第一开关控制信号输入端13连接，所述第四源极与所述第二级传信号输入端12连接，所述
第四漏极与所述第一级传信号输出端15连接，所述第四薄膜晶体管T4用于根据所述正向扫
描控制信号U2D控制所述第二级传信号st(n+1)的输出；

[0093] 第五薄膜晶体管T5，其包括第五栅极、第五源极和第五漏极，所述第五栅极与所述第二开关控制信号输入端14连接，所述第五源极与所述第一级传信号输入端11连接，所述
第五漏极与所述第一级传信号输出端15连接，所述第五薄膜晶体管T5用于根据所述反向扫
描控制信号D2U控制所述第一级传信号st(n-1)/STV的输出；以及

[0094] 第六薄膜晶体管T6，其包括第六栅极、第六源极和第六漏极，所述第六栅极与所述第二开关控制信号输入端14连接，所述第六源极与所述第二级传信号输入端12连接，所述
第六漏极与所述第一级传信号输出端15连接，所述第六薄膜晶体管T6用于根据所述反向扫
描控制信号D2U控制所述第二级传信号st(n+1)的输出。

[0095] 所述锁存模块20包括第五时钟信号输入端21、第三级传信号输入端22、锁存信号输出端23、复位信号输入端24、高电平信号输入端25；所述第五时钟信号输入端21用于输入
第一时钟信号CK1或者第二时钟信号CK2，所述复位信号输入端24用于输入所述复位信号
RST，所述高电平信号输入端25用于输入高电平电源VGH；锁存信号输出端23用于输出锁存
信号，也即本级级传信号st(n)；所述第三级传信号输入端22用于输入所述第一级传信号或
者所述第二级传信号；

[0096] 所述锁存模块20还包括：

[0097] 第十四反相器26，其包括第十四反相输入端和第十四反相输出端，所述第十四反相输入端与所述第五时钟信号输入端21连接，以接收所述第一时钟信号CK1或者所述第二
时钟信号CK2；

[0098] 第十五反相器27，其包括第十五反相输入端和第十五反相输出端，所述第十五反相输入端与所述第三级传信号输入端22连接，所述第十五反相器还与所述第十四反相输出
端、第五时钟信号输入端21连接；

[0099] 第十六反相器28，其包括第十六反相输入端和第十六反相输出端，所述第十六反相输入端与所述锁存信号输出端23连接，所述第十六反相输出端与所述第十五反相输出端
连接，所述第十六反相器还与所述第十四反相输出端、第五时钟信号输入端21连接；

[0100] 第十一薄膜晶体管T7，其包括第十一栅极、第十一源极和第十一漏极，所述十一栅极连接所述复位信号输入端24，所述十一源极连接所述高电平信号输入端25，所述十一漏
极与所述第十六反相输出端连接；

[0101] 第十七反相器29，其包括第十七反相输入端和第十七反相输出端，所述第十七反相输入端与所述十一漏极连接，所述第十七反相输出端与所述锁存信号输出端23连接。

[0102] 其中，RST信号用于在驱动电路工作前，对整个电路进行复位。在驱动电路工作前，RST为低电平；在驱动电路正常工作时，RST为高电平。

[0103] 结合图9，所述处理模块30包括：第六时钟信号输入端31、第四级传信号输入端32、处理输出端33、第二信号源输入端36、第六开关信号输入端35；所述第二信号源输入端36用
于输入所述低电平电源VGL，所述第六开关信号输入端35用于输入所述功能控制信号GAS；
所述第六时钟信号输入端31用于输入所述第二时钟信号CK2或所述第一时钟信号CK1；优选
地，为了进一步减少驱动芯片的引脚，所述第六开关信号输入端35与所述第三转换输出端
76连接。

[0104] 第二与非门34，其包括第三逻辑输入端、第四逻辑输入端、第二逻辑输出端；所述第三逻辑输入端与所述第六时钟信号输入端31连接，所述第四逻辑输入端与所述第四级传
信号输入端32连接，所述第二逻辑输出端与所述处理输出端33连接；

[0105] 第十薄膜晶体管T10，其包括第十栅极、第十源极和第十漏极，所述第十栅极与所述第六开关信号输入端35连接，所述第十源极与第二信号源输入端36连接，所述第十漏极
与所述第二逻辑输出端33连接。

[0106] 如图12所示，该处理模块30的具体电路图，具体包括第十薄膜晶体管T10、第十二薄膜晶体管T11、第十三薄膜晶体管T12、第十四薄膜晶体管T13、第十五薄膜晶体管T14；

[0107] 所述第十栅极与第十二薄膜晶体管T11的漏极以及第十三薄膜晶体管T12的漏极连接，第十三薄膜晶体管T12的栅极连接第二时制信号CK2，第十二薄膜晶体管T11的栅极连
接所述第四级传信号输入32，也即级传信号st(n)的输入端，第十二薄膜晶体管T11的源极
与第十三薄膜晶体管T12的源极连接，第十二薄膜晶体管T11的源极还与处理输出端33连
接，第十二薄膜晶体管T11的源极还与第十四薄膜晶体管T13的漏极连接，第十四薄膜晶体
管T13的源极连接第十五薄膜晶体管T14的漏极，第十四薄膜晶体管T13的栅极连接第十三
薄膜晶体管T12的栅极，第十五薄膜晶体管T14的源极连接VGL，第十五薄膜晶体管T14的栅
极与第十二薄膜晶体管T11的栅极连接。

[0108] 返回图11，所述缓冲模40块包括：缓冲输出端入端41、缓冲输出端42；所述缓冲输出端入端41与所述处理输出端33连接，所述缓冲输出端42用于输出扫描信号G(n)；

[0109] 所述缓冲模块40还包括：

[0110] 第四反向器组43，包括依次连接的第十一反相器44、第十二反相器45、以及第十三反相器46，所述第四反向器组43的输入端与所述缓冲输入端41连接，其输出端与所述缓冲
输出端42连接。

[0111] 本发明的GOA驱动电路，由于通过第一时钟信号和级传信号生成正向扫描控制信号；还可以根据所述第二时钟信号和级传信号生成反向扫描控制信号；进一步地，根据所述
第二时钟信号、所述第一时钟信号、以及复位信号生成所述功能控制信号，由于使用一部分
GOA驱动电路的信号源生成其余的信号源，从而减少了驱动芯片的输出引脚的数量，简化了
驱动芯片，降低了驱动芯片的生产成本。

[0112] 综上所述，虽然本发明已以优选实施例揭露如上，但上述优选实施例并非用以限制本发明，本领域的普通技术人员，在不脱离本发明的精神和范围内，均可作各种更动与润
饰，因此本发明的保护范围以权利要求界定的范围为准。