一种3D NAND闪存结构和制作方法

摘要

本发明公开了一种3D NAND闪存结构和制作方法，其特征在于，包括步骤：提供衬底，并在所述衬底上形成多个阵列串单元，所述阵列串单元通过隔离沟槽隔离；所述阵列串单元包括多晶硅、多晶硅介质层，以及多个堆叠的第一材料层和第二材料层，所述多晶硅介质层形成于所述多晶硅的内部，所述第二材料层形成于相邻的第一材料层之间；湿法刻蚀去除所述多个阵列串单元中的第二材料层，形成多个第一凹陷；在所述隔离沟槽的内壁和第一凹陷内壁依次形成栅极阻挡层，黏附层，以及栅极层，所述栅极层填充满所述第一凹陷；退火处理所述栅极层，并湿法刻蚀去除位于多个所述第一凹陷以外的所述栅极层，以及所述黏附层，以实现有效去除3D NAND闪存侧壁以及表面的栅极层。

权利要求

1.一种3D NAND闪存结构制作方法，其特征在于，包括步骤：提供衬底，并在所述衬底上形成多个阵列串单元，所述阵列串单元通过隔离沟槽隔离；

所述阵列串单元包括多晶硅、多晶硅介质层，以及多个堆叠的第一材料层和第二材料层，所述多晶硅介质层形成于所述多晶硅的内部，所述第二材料层形成于相邻的第一材料层之间；

湿法刻蚀去除所述多个阵列串单元中的第二材料层，形成多个第一凹陷；

在所述隔离沟槽的内壁和第一凹陷内壁依次形成栅极阻挡层，黏附层，以及栅极层，所述栅极层填充满所述第一凹陷；

退火处理所述栅极层，并湿法刻蚀去除位于多个所述第一凹陷以外的所述栅极层，以及所述黏附层；

所述栅极层为钨栅；

退火气氛包括含氮源气体。

2.根据权利要求1所述的方法，其特征在于，所述第一材料层为二氧化硅，第二材料层为氮化硅。

3.根据权利要求1所述的方法，其特征在于，在所述衬底上形成多个阵列串单元，包括：在所述衬底上依次形成栅极氧化层，源极选择管氮化层，多个堆叠的第一材料层和第二材料层，以及漏极选择管氮化层，保护氧化层；

刻蚀形成暴露出所述衬底的沟道，并在所述沟道的侧壁中形成阻挡氧化层；

在所述暴露出的衬底上形成外延层，并在所述阻挡氧化层表面依次形成电荷捕获层和隧穿氧化层，多晶硅及多晶硅介质层；所述多晶硅介质层形成于所述多晶硅内部，所述多晶硅与所述外延层接触；

刻蚀形成暴露出衬底的隔离沟槽，并形成公共源极。

4.根据权利要求3所述的方法，其特征在于，在所述衬底上形成多个阵列串单元之后，还包括：多次光刻及多次刻蚀所述衬底上的栅极氧化层，源极选择管氮化层，多个堆叠的第一材料层和第二材料层，以及漏极选择管氮化层，保护氧化层，形成多级台阶；

在所述多级台阶上回填第一材料层，并进行化学机械研磨。

5.根据权利要求3所述的方法，其特征在于，刻蚀形成暴露出衬底的隔离沟槽，并形成公共源极，包括：采用干法刻蚀工艺形成暴露出衬底的隔离沟槽；

采用离子注入法对暴露出的衬底进行掺杂，形成公共源极。

6.根据权利要求1所述的方法，其特征在于，所述形成多个第一凹陷，包括：采用磷酸刻蚀去除所述第二材料层。

7.根据权利要求1所述的方法，其特征在于，退火处理所述栅极层，包括：退火温度为800-1000℃，所述退火气氛还包括含氧源气体。

8.根据权利要求7所述的方法，其特征在于，湿法刻蚀去除位于所述第一凹陷以外的所述栅极层，包括：采用氢氟酸刻蚀去除位于所述第一凹陷以外的所述栅极层。

9.一种3D NAND闪存结构，其特征在于，由权利要求1-8中任一项所述的制作方法制得。

说明书

一种3D NAND闪存结构和制作方法

技术领域

[0001] 本发明实施例涉及存储器制造技术，尤其涉及一种3D NAND闪存结构和制作方法。

背景技术

[0002] 随着存储器的发展，半导体的生产工艺取得了巨大的进步。但是最近几年，平面型闪存的发展遇到了各种挑战：物理极限，现有显影技术极限以及存储电子密度极限等。在此背景下，为解决平面闪存遇到的困难以及追求更低的单位存储单元的生产成本，各种不同的三维(3D)闪存存储器结构应运而生，例如3D NAND闪存。

[0003] 在3D NAND工艺中通常采用钨栅作为控制栅，3D工艺不像平面工艺，无法通过化学机械研磨方式将不需要钨栅的地方磨去。现有技术去除侧壁多余的钨栅的方法是采用高温混合酸对侧壁以及表面多余的钨直接去除，主要有以下缺点：首先，混合酸与钨反应慢，需要反应的时间长；其次，长时间的湿法工艺，容易引入缺陷，造成芯片不良；此外，在实际生产过程中，很容易造成侧壁以及表面的钨去除不干净，造成控制栅失效。

发明内容

[0004] 本发明提供一种3D NAND闪存结构和制作方法，以实现有效去除3D NAND闪存侧壁以及表面的栅极层，提高3D NAND闪存的质量。

[0005] 第一方面，本发明实施例提供了一种3D NAND闪存结构制作方法，包括：

[0006] 提供衬底，并在所述衬底上形成多个阵列串单元，所述阵列串单元通过隔离沟槽隔离；所述阵列串单元包括多晶硅、多晶硅介质层，以及多个堆叠的第一材料层和第二材料层，所述多晶硅介质层形成于所述多晶硅的内部，所述第二材料层形成于相邻的第一材料层之间；

[0007] 湿法刻蚀去除所述多个阵列串单元中的第二材料层，形成多个第一凹陷；

[0008] 在所述隔离沟槽的内壁和第一凹陷内壁依次形成栅极阻挡层，黏附层，以及栅极层，所述栅极层填充满所述第一凹陷；

[0009] 退火处理所述栅极层，并湿法刻蚀去除位于多个所述第一凹陷以外的所述栅极层，以及所述黏附层。

[0010] 进一步地，所述第一材料层为二氧化硅，第二材料层为氮化硅。

[0011] 进一步地，所述栅极层为钨栅。

[0012] 进一步地，在所述衬底上形成多个阵列串单元，包括：

[0013] 在所述衬底上依次形成栅极氧化层，源极选择管氮化层，多个堆叠的第一材料层和第二材料层，以及漏极选择管氮化层，保护氧化层；

[0014] 刻蚀形成暴露出所述衬底的沟道，并在所述沟道的侧壁中形成阻挡氧化层；

[0015] 在所述暴露出的衬底上形成外延层，并在所述阻挡氧化层表面依次形成电荷捕获层和隧穿氧化层，多晶硅及多晶硅介质层；所述多晶硅介质层形成于所述多晶硅内部，所述多晶硅与所述外延层接触；

[0016] 刻蚀形成暴露出衬底的隔离沟槽，并形成公共源极。

[0017] 进一步地，在所述衬底上形成多个阵列串单元之后，还包括：

[0018] 多次光刻及多次刻蚀所述衬底上的栅极氧化层，源极选择管氮化层，多个堆叠的第一材料层和第二材料层，以及漏极选择管氮化层，保护氧化层，形成多级台阶；

[0019] 在所述多级台阶上回填第一材料层，并进行化学机械研磨。

[0020] 进一步地，刻蚀形成暴露出衬底的隔离沟槽，并形成公共源极，包括：

[0021] 采用干法刻蚀工艺形成暴露出衬底的隔离沟槽；

[0022] 采用离子注入法对暴露出的衬底进行掺杂，形成公共源极。

[0023] 进一步地，所述形成多个第一凹陷，包括：

[0024] 采用磷酸刻蚀去除所述第二材料层。

[0025] 进一步地，退火处理所述栅极层，包括：

[0026] 退火温度为800-1000℃，退火气氛为含氧源气体，或者含氮源气体。

[0027] 进一步地，湿法刻蚀去除位于所述第一凹陷以外的所述栅极层，包括：

[0028] 采用氢氟酸刻蚀去除位于所述第一凹陷以外的所述栅极层。

[0029] 第二方面，本发明实施例还提供了一种3D NAND闪存结构，所述3D NAND闪存结构由本发明任意实施例提供的3D NAND闪存结构的制作方法制得。

[0030] 本发明通过在所述衬底上形成多个通过隔离沟槽隔离的阵列串单元，通过湿法刻蚀去除所述多个阵列串单元中的第二材料层，形成多个第一凹陷；在所述隔离沟槽的内壁和第一凹陷内壁依次形成栅极阻挡层，黏附层，以及栅极层，然后退火处理所述栅极层，并湿法刻蚀去除位于多个所述第一凹陷以外的所述栅极层，以及所述黏附层，即，在去除多余的栅极层前，对需要去除的栅极层进行退火处理，从而达到有效去除3D NAND闪存侧壁以及表面的栅极层的效果，避免了各阵列串单元中的控制栅相互电连，导致控制失效的问题，提高了3D NAND闪存的质量。

附图说明

[0031] 图1为本发明实施例中提供的3D NAND闪存结构制作方法的流程示意图；

[0032] 图2a-图2p为本发明实施例中提供3D NAND闪存结构制作方法的截面示意图。

具体实施方式

[0033] 下面结合附图和实施例对本发明作进一步的详细说明。可以理解的是，此处所描述的具体实施例仅仅用于解释本发明，而非对本发明的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与本发明相关的部分而非全部结构。将理解，虽然术语第一、第二等在本文中可被用来描述各种元件、组件、区域、层和/或部分，但这些元件、组件、区域、层和/或部分不应被这些术语限制。这些术语仅用来将一个元件、组件、区域、层或部分与另一个元件、组件、区域、层或部分区分开。因此，下述第一元件、组件、区域、层或部分可以被称为第二元件、组件、区域、层或部分，而不偏离所述技术的教导。空间相对术语，例如“下方”、“下面”、“以下”、“上面”、“上方”等可在本文中为了容易描述而用来描述图中所示的一个元件或特征与另一个(一些)元件或特征的关系。将理解，空间相对术语意在包含使用中或操作中的装置的除图中所描绘的方位之外的不同方位。

[0034] 图1为本发明实施例中提供的3D NAND闪存结构的制作方法的流程示意图，如图1所示，该方法可以包括以下步骤：

[0035] 步骤11、提供衬底，并在所述衬底上形成多个阵列串单元，所述阵列串单元通过隔离沟槽隔离；所述阵列串单元包括多晶硅、多晶硅介质层，以及多个堆叠的第一材料层和第二材料层，所述多晶硅介质层形成于所述多晶硅的内部，所述第二材料层形成于相邻的第一材料层之间；

[0036] 其中衬底可以是任何半导体基板，诸如单晶硅、硅锗、Ⅲ-Ⅴ或Ⅱ-Ⅵ半导体材料；所述衬底还可以包括制造在其上的集成电路，诸如驱动电路等。

[0037] 步骤12、湿法刻蚀去除所述多个阵列串单元中的第二材料层，形成多个第一凹陷；

[0038] 步骤13、在所述隔离沟槽的内壁和第一凹陷内壁依次形成栅极阻挡层，黏附层，以及栅极层，所述栅极层填充满所述第一凹陷；

[0039] 步骤14、退火处理所述栅极层，并湿法刻蚀去除位于多个所述第一凹陷以外的所述栅极层，以及所述黏附层。

[0040] 本发明实施例通过所述衬底上形成多个通过隔离沟槽隔离的阵列串单元，通过湿法刻蚀去除所述多个阵列串单元中的第二材料层，形成多个第一凹陷；在所述隔离沟槽的内壁和第一凹陷内壁依次形成栅极阻挡层，黏附层，以及栅极层，然后退火处理所述栅极层，并湿法刻蚀去除位于多个所述第一凹陷以外的所述栅极层，以及所述黏附层，即，在去除多余的栅极层前，对需要去除的栅极层进行退火处理，从而达到有效去除3D NAND闪存侧壁以及表面的栅极层的效果，避免了各阵列串单元中的控制栅相互电连，导致控制失效的问题，提高了3D NAND闪存的质量。

[0041] 基于上述原理，3D NAND闪存结构有多种具体的制作方式，例如阵列串单元的制作方法，隔离沟槽的制作方法，栅极层的具体退火工艺，各结构层的生长厚度等，只要实现使在去除多余的栅极层前，对需要去除的栅极层进行退火处理，从而达到有效去除3D NAND闪存侧壁以及表面的栅极层的效果即可。下面将就优选实施例进行详细描述。

[0042] 为了更加详尽的说明本发明的方法，结合图2a～图2p对本发明的各个步骤作进一步阐述。

[0043] 参见图2a，清洗并提供衬底200，在衬底200上生长栅极氧化层201，在所述栅极氧化层201上生长源极选择管氮化层202，并在源极选择管氮化层202上生长多个堆叠的第一材料层203和第二材料层204，其中，所述第二材料层204形成于相邻的第一材料层203之间。

[0044] 可选地，第一材料层203可以是 的二氧化硅，第二材料层204可以是的氮化硅。

[0045] 优选的，所述栅极氧化层201的厚度为 材料为二氧化硅。

[0046] 优选的，所述源极选择管氮化层202的厚度为 材料为氮化硅。

[0047] 需要说明的是本发明对第一材料层和第二材料层的层数不作具体限定，可以根据对存储单元容量的需要设计成8、16、32、48和64层等。本实施例中以2层为例具体说明。

[0048] 另外，在最上面的第一材料层生长漏极选择管氮化层205，以及在所述漏极选择管氮化层205上生长保护氧化层206。

[0049] 优选的，所述漏极选择管氮化层205厚度为

[0050] 优选的，所述保护氧化层206厚度为

[0051] 参见图2b，多次光刻及多次刻蚀所述衬底上的栅极氧化层，源极选择管氮化层，多个堆叠的第一材料层和第二材料层，以及漏极选择管氮化层，保护氧化层，每次刻蚀均停在第二介质层上，形成多级台阶；

[0052] 参见图2c，在所述多级台阶上形成回填第一材料层，以填充所述多级台阶。并对所述回填第一材料层进行化学机械研磨，使所述回填氧化层具有平坦的表面。

[0053] 参见图2d所示，依次对所述衬底上的栅极氧化层201，源极选择管氮化层202，多个堆叠的第一材料层203和第二材料层204，以及漏极选择管氮化层205，保护氧化层206，进行图形化处理，形成暴露出衬底的沟道(Channel hole)207。

[0054] 参见图2e所示，在沟道207中形成阻挡氧化层208，并采用侧壁刻蚀工艺去除沟道底部的阻挡氧化层，露出所述衬底200，得到图2f的结构。

[0055] 优选的，所述阻挡氧化层208厚度为

[0056] 参见图2g所示，在所述暴露出的衬底200上生长外延层209，随后在所述阻挡氧化层208表面依次形成电荷捕获层210和隧穿氧化层211。

[0057] 优选的，所述外延层为 的单晶硅外延层。

[0058] 优选的，所述电荷捕获层210为氮化硅，厚度为 隧穿氧化层211为二氧化硅，厚度为

[0059] 所述阻挡氧化层208，电荷捕获层210，隧穿氧化层211形成了阵列穿单元的ONO(Oxide-Niride-Oxide)结构。采用等离子刻蚀工艺将外延层209顶部的NO层去除，得到图2h的结构。

[0060] 参见图2i，然后，在隧穿氧化层211的表面形成多晶硅212，随后形成多晶硅介质层213，并对多晶硅介质层213进行回刻蚀处理，使所述多晶硅介质层213的高度低于所述沟道
207的高度，随后再次形成多晶硅。

[0061] 优选的，所述多晶硅212厚度为

[0062] 优选的，所述多晶硅介质层213厚度为

[0063] 优选地，所述再次形成的多晶硅厚度为

[0064] 参见图2j，再次生长保护氧化层206，覆盖上述结构的上表面，并进行化学机械研磨处理，使器件表面平坦。

[0065] 优选的，所述再次生长的保护氧化层206厚度为 所述多晶硅介质层213的材料为二氧化硅。

[0066] 参见图2k所示，刻蚀形成暴露出衬底200的隔离沟槽214，并采用离子注入N+，在露出的硅衬底200中进行掺杂，形成公共源极(Common Source Line，CSL)215。

[0067] 参考图2l所示，采用热磷酸刻蚀去除所述第二材料层204，形成多个第一凹陷216，注意的是，由于源极选择管氮化层202和漏极选择管氮化层205的材料是在该步骤中也一并去除。

[0068] 参考图2m所示，在所述隔离沟槽214的内壁和第一凹陷216内壁上依次形成栅极阻挡层217，黏附层218，以及栅极层219，所述栅极层填充满所述第一凹陷；可选地，所述栅极阻挡层217为Al2O3，所述黏附层218为TiN。栅极阻挡层217能够防止器件漏电，由于其介电值较高，还可以增大控制栅与多晶硅之间的电容，提高控制栅的控制能力。所述黏附层可以提高栅极层与所述栅极阻挡层之间的黏附性。其中，所述栅极层可以包括多种导电控制栅材料或者半导体控制栅材料，诸如，钨、铜、铝、钛、钴等或其合金，优选地，本实施例所述栅极层为钨栅。

[0069] 参见图2n，将上述结构放入高温炉管内，将所述第一凹陷以外的栅极层进行退火，形成栅极处理层220。其中所述栅极处理层220为WOx(钨的氧化物)。

[0070] 优选的，高温炉管的退火温度800-1000℃，退火气氛为含氧源气体。需要说明的是，所述含氧源气体可以是O2，还可以是O2和其他气体的混合气体，例如可以是O2和N2O，N2O的引入可以增加O2的分解，加快栅极层的氧化，提高器件制作效率。本领域的技术人员可知，根据器件设计需求，合理选择退火气体，以达到氧化栅极层的目的。退火时间可以根据栅极层的厚度具体设定，优选地，使栅极层在退火时间内氧化的深度恰好到达所述第一凹陷216的开口处。

[0071] 可选地，所述退火气氛还可以是含氮源气体，例如可以是NH3，也可以是其他含氮源的气体，或者混合气体，将所述第一凹陷以外的栅极层进行退火，形成栅极处理层220，所述栅极处理层220为WNx(钨的氮化物)，与上述退火气氛为含氧源的气体类似，高温炉管的退火温度800-1000℃，退火时间可以根据栅极层的厚度具体设定。

[0072] 参见图2o，湿法刻蚀去除位于多个所述第一凹陷216以外的所述栅极处理层220，形成多个控制栅221，漏极选择管222，源极选择管223。具体地，所述湿法刻蚀可以使用氢氟酸。由于所述栅极层经过退火处理，除第一凹陷结构内的栅极层外，退火后形成了栅极处理层，所述栅极处理层可以是WOx，还可以是WNx，由于WOx和WNx与氢氟酸的反应速率远远大于W直接与各种酸的反应速率，去除等量的钨，所用反应时间更短，因此，避免了长时间的湿法工艺引入缺陷，造成芯片不良的问题。此外，WOx和WNx与氢氟酸的反应便于控制，能够有效去除侧壁以及表面的钨，防止各控制栅相连，造成控制栅失效。

[0073] 参见图2p，湿法刻蚀去除所述黏附层218。去除具有导电性的黏附层，防止多个控制栅之间电连发生短路，导致控制栅的失效。需要注意的是，所述栅极阻挡层217为绝缘材料，因此可以不用去除。

[0074] 本发明实施例通过在湿法刻蚀多余栅极层之前，将所述栅极层进行退火处理，然后再进行湿法刻蚀多余的栅极层，相比于未经退火处理的栅极层，由于退火处理后的栅极层湿法刻蚀速率快，刻蚀干净，没有残余，因此可以解决3D NAND闪存的多个控制栅之间电连发生短路，导致控制栅的失效的问题，提高了3D NAND闪存的质量。

[0075] 需要说明的是，上述第一材料层优选的为氧化硅，所述第二材料层优选的为氮化硅。上述各结构层均可以采用化学气相沉积或者物理化学沉积的方法制备，本领域技术人员可以根据各结构层质量的要求，合理选择具体制备工艺。

[0076] 本发明实施例还提供一种3D NAND闪存结构，所述3D NAND闪存结构可以由本发明任意实施例提供的3D NAND闪存结构的制作方法制得，因此具备与上述方法实施例相同的有益效果。

[0077] 注意，上述仅为本发明的较佳实施例及所运用技术原理。本领域技术人员会理解，本发明不限于这里所述的特定实施例，对本领域技术人员来说能够进行各种明显的变化、重新调整和替代而不会脱离本发明的保护范围。因此，虽然通过以上实施例对本发明进行了较为详细的说明，但是本发明不仅仅限于以上实施例，在不脱离本发明构思的情况下，还可以包括更多其他等效实施例，而本发明的范围由所附的权利要求范围决定。