半导体器件及其制造方法

摘要

用于制造半导体器件的方法包括在衬底上方形成鳍结构。形成隔离绝缘层，使得鳍结构的上部突出于隔离绝缘层。在部分鳍结构上方形成栅极结构。在鳍结构的两侧处的隔离绝缘层中形成凹槽。在未由栅极结构覆盖的部分鳍结构中形成凹槽。鳍结构中的凹槽和隔离绝缘层中的凹槽形成为使得从隔离绝缘层的最上表面测量的鳍结构中的凹槽的深度D1和隔离绝缘层中的凹槽的深度D2满足0≤D1≤D2(但是D1和D2不同时为0)。本发明的实施例还涉及半导体器件。

权利要求

1.一种用于制造半导体器件的方法，包括：

在衬底上方形成鳍结构；

形成隔离绝缘层，使得所述鳍结构的上部突出于所述隔离绝缘层；

在部分所述鳍结构上方和所述隔离绝缘层上方形成栅极结构；

在所述鳍结构的两侧处的所述隔离绝缘层中形成凹槽；以及在未由所述栅极结构覆盖的部分所述鳍结构中形成凹槽，其中，所述鳍结构中的凹槽和所述隔离绝缘层中的凹槽形成为使得从所述隔离绝缘层的最上表面测量的所述鳍结构中的凹槽的深度D1和所述隔离绝缘层中的凹槽的深度D2满足0≤D1≤D2，其中，D1和D2不同时为0。

2.根据权利要求1所述的方法，还包括通过外延生长方法在所述鳍结构中的凹槽中形成应力源层。

3.根据权利要求2所述的方法，其中，所述应力源层包括SiP、SiC和SiCP的至少一种。

4.根据权利要求2所述的方法，其中，所述应力源层包括SiGe。

5.根据权利要求1所述的方法，其中，D1在从0nm至100nm的范围内。

6.根据权利要求1所述的方法，其中，D2等于或小于100nm。

7.根据权利要求1所述的方法，其中，D1和D2之间的差在从10nm至70nm的范围内。

8.一种用于制造半导体器件的方法，包括：

在衬底上方形成鳍结构，所述鳍结构包括中心鳍结构、左侧鳍结构和右侧鳍结构，所述中心鳍结构设置在所述左侧鳍结构和所述右侧鳍结构之间；

形成隔离绝缘层，使得所述鳍结构的上部突出于所述隔离绝缘层；

在部分所述鳍结构上方和所述隔离绝缘层上方形成栅极结构；

在至少位于所述左侧鳍结构和所述中心鳍结构之间的部分以及位于所述右侧鳍结构和所述中心鳍结构之间的部分处的所述隔离绝缘层中形成凹槽；以及在未由所述栅极结构覆盖的部分所述左侧鳍结构、所述中心鳍结构和所述右侧鳍结构中形成凹槽，其中，所述左侧鳍结构、所述中心鳍结构和所述右侧鳍结构中的凹槽以及所述隔离绝缘层中的凹槽形成为使得所述中心鳍结构中的凹槽的深度D1和形成在所述左侧鳍结构和所述中心鳍结构之间以及形成在所述右侧鳍结构和所述中心鳍结构之间的所述隔离绝缘层中的至少一个凹槽的深度D2满足0≤D1≤D2，其中，D1和D2从位于所述左侧鳍结构和所述中心鳍结构之间或位于所述右侧鳍结构和所述中心鳍结构之间的所述隔离绝缘层的最上表面测量，并且D1和D2不同时为0。

9.根据权利要求8所述的方法，还包括：通过外延生长方法在所述左侧鳍结构、所述中心鳍结构和所述右侧鳍结构中的凹槽中形成应力源层。

10.一种半导体器件，包括：

FinFET器件，所述FinFET器件包括：

第一鳍结构，在第一方向上延伸并且突出于隔离绝缘层，所述第一鳍结构和所述隔离绝缘层设置在衬底上方；

第一栅极堆叠件，包括第一栅电极层和第一栅极介电层，所述第一栅极堆叠件覆盖部分所述第一鳍结构并且在垂直于所述第一方向的第二方向上延伸；以及第一源极和第一漏极，均包括设置在所述第一鳍结构上方的第一应力源层，所述第一应力源层向位于所述第一栅极堆叠件下方的所述第一鳍结构的沟道层施加应力，其中，从所述衬底测量的所述第一鳍结构和所述第一应力源层之间的界面的高度Ha大于从所述衬底测量的所述隔离绝缘层的最低高度的高度Hb。

说明书

半导体器件及其制造方法

[0001] 相关申请

[0002] 本申请要求2015年1月15日提交的美国临时申请第62/104,066号的优先权，其全部内容结合于此作为参考。

技术领域

[0003] 本发明涉及半导体集成电路，更具体地，涉及具有鳍结构的半导体器件及其制造工艺。

背景技术

[0004] 随着半导体工业在追求更高的器件密度、更高的性能和更低的成本的过程中进入纳米技术工艺节点，来自制造和设计问题的挑战已经引起了诸如鳍式场效应晶体管(FinFET)的三维设计的发展。FinFET器件通常包括具有高高宽比的半导体鳍，并且在该半导体鳍中形成半导体晶体管器件的沟道和源极/漏极区域。在鳍结构上方以及沿着鳍结构的侧面(例如，包裹)形成栅极，利用沟道和源极/漏极区域的增大的表面积的优势，以产生更快，更可靠和更易控制的半导体晶体管器件。在一些器件中，FinFET的源极/漏极(S/D)部分中的应变材料(例如，利用硅锗(SiGe)、磷化硅(SiP)或碳化硅(SiC))可以用于增强载流子迁移率。

发明内容

[0005] 本发明的实施例提供了一种用于制造半导体器件的方法，包括：在衬底上方形成鳍结构；形成隔离绝缘层，使得所述鳍结构的上部突出于所述隔离绝缘层；在部分所述鳍结构上方和所述隔离绝缘层上方形成栅极结构；在所述鳍结构的两侧处的所述隔离绝缘层中形成凹槽；以及在未由所述栅极结构覆盖的部分所述鳍结构中形成凹槽，其中，所述鳍结构中的凹槽和所述隔离绝缘层中的凹槽形成为使得从所述隔离绝缘层的最上表面测量的所述鳍结构中的凹槽的深度D1和所述隔离绝缘层中的凹槽的深度D2满足0≤D1≤D2，其中，D1和D2不同时为0。

[0006] 本发明的另一实施例提供了一种用于制造半导体器件的方法，包括：在衬底上方形成鳍结构，所述鳍结构包括中心鳍结构、左侧鳍结构和右侧鳍结构，所述中心鳍结构设置在所述左侧鳍结构和所述右侧鳍结构之间；形成隔离绝缘层，使得所述鳍结构的上部突出于所述隔离绝缘层；在部分所述鳍结构上方和所述隔离绝缘层上方形成栅极结构；在至少位于所述左侧鳍结构和所述中心鳍结构之间的部分以及位于所述右侧鳍结构和所述中心鳍结构之间的部分处的所述隔离绝缘层中形成凹槽；以及在未由所述栅极结构覆盖的部分所述左侧鳍结构、所述中心鳍结构和所述右侧鳍结构中形成凹槽，其中，所述左侧鳍结构、所述中心鳍结构和所述右侧鳍结构中的凹槽以及所述隔离绝缘层中的凹槽形成为使得所述中心鳍结构中的凹槽的深度D1和形成在所述左侧鳍结构和所述中心鳍结构之间以及形成在所述右侧鳍结构和所述中心鳍结构之间的所述隔离绝缘层中的至少一个凹槽的深度D2满足0≤D1≤D2，其中，D1和D2从位于所述左侧鳍结构和所述中心鳍结构之间或位于所述右侧鳍结构和所述中心鳍结构之间的所述隔离绝缘层的最上表面测量，并且D1和D2不同时为0。

[0007] 本发明的又一实施例提供了一种半导体器件，包括：FinFET器件，所述FinFET器件包括：第一鳍结构，在第一方向上延伸并且突出于隔离绝缘层，所述第一鳍结构和所述隔离绝缘层设置在衬底上方；第一栅极堆叠件，包括第一栅电极层和第一栅极介电层，所述第一栅极堆叠件覆盖部分所述第一鳍结构并且在垂直于所述第一方向的第二方向上延伸；以及第一源极和第一漏极，均包括设置在所述第一鳍结构上方的第一应力源层，所述第一应力源层向位于所述第一栅极堆叠件下方的所述第一鳍结构的沟道层施加应力，其中，从所述衬底测量的所述第一鳍结构和所述第一应力源层之间的界面的高度Ha大于从所述衬底测量的所述隔离绝缘层的最低高度的高度Hb。

附图说明

[0008] 当结合附图进行阅读时，从以下详细描述可最佳理解本发明。应该强调，根据工业中的标准实践，各个部件未按比例绘制并且仅仅用于说明的目的。实际上，为了更清楚的讨论，各个部件的尺寸可以任意地增大或减小。

[0009] 图1A是用于制造具有鳍结构的半导体FET器件(FinFET)的示例性工艺流程图；

[0010] 图1B和图1C是根据本发明的一个实施例的FinFET器件的示例性立体图；以及

[0011] 图2至图16示出了根据本发明的一个实施例的用于制造FinFET器件的示例性工艺。

具体实施方式

[0012] 以下公开内容提供了许多用于实现本发明的不同特征的不同实施例或实例。下面描述了组件和布置的具体实施例或实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，元件的尺寸不限于所公开的范围或值，但可能依赖于工艺条件和/或器件所需的性能。此外，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。为了简单和清楚的目的，各个部件可以以不同的比例任意地绘制。

[0013] 而且，为便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等的空间相对术语，以描述如图所示一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其它方式定向(旋转90度或在其它方位上)，而本文使用的空间相对描述符可以同样地作相应的解释。此外，术语“由…制成”可能意味着“包括”或“由…组成”。

[0014] 图1A是用于制造具有鳍结构的半导体FET器件(FinFET)的示例性流程图。图1B和图1C是根据本发明的一个实施例的FinFET器件的示例性立体图。如图1B和图1C所示，突出于隔离绝缘层50的鳍结构20设置在衬底10上方，并且在鳍结构上方形成栅极结构110。在图1B中，FinFET器件1包括多个鳍结构，而在图1C中，FinFET器件2包括一个鳍结构。

[0015] 图1A的流程图仅示出了用于FinFET器件的整个制造工艺的相关部分。应该理解，可以在如图1A所示的工艺之前、期间和之后提供额外的操作，以及对于方法的附加实施例，可以替换或消除以下所描述的一些操作。操作的顺序可以互换。此外，在美国专利第8440517号中公开了用于在鳍结构中制造具有应变材料(或应力源)的凹进的S/D结构的一般操作，其全部内容结合于此作为参考。

[0016] 在S1001中，在衬底上方制造鳍结构。在S1002中，在部分鳍结构上方形成包括栅极介电层和栅电极的栅极结构。在S1003中，通过覆盖层覆盖用于第二类型的FET(例如，p-型FET)的区域以保护第二类型的FET的区域免受随后用于第一类型的FET(例如，n-型FET)的工艺的损害。在S1004中，使未由栅极结构覆盖的鳍结构凹进。在S1005中，在鳍结构的凹进部分中形成应力源层。在S1006中，在形成用于第一类型的FET的应力源结构之后，通过覆盖层覆盖用于第一类型的FET的区域以保护具有应力源结构的第一类型的FET免受随后用于第二类型的FET的工艺的损害。在S1007中，使用于第二类型的FET的未由栅极结构覆盖的鳍结构凹进。在S1008中，在用于第二类型的FET的鳍结构的凹进部分中形成应力源层。可以首先处理p-型FET以及之后处理n-型FET。

[0017] 参照图2至图15，详细描述了FinFET的示例性制造工艺。

[0018] 图2是根据一个实施例的处于制造工艺的各个阶段的一个阶段的具有衬底10的FinFET器件1的示例性截面图。

[0019] 为了制造鳍结构，通过例如热氧化工艺和/或化学汽相沉积(CVD)工艺在衬底10上方形成掩模层。例如，衬底10是杂质浓度在从约1.12×1015cm-3至约1.68×1015cm-3的范围内的p-型硅衬底。在其它实施例中，衬底10是杂质浓度在从约0.905×1015cm-3至约2.34×1015cm-3的范围内的n-型硅衬底。在一些实施例中，例如，掩模层包括垫氧化物(例如，氧化硅)层和氮化硅掩模层。

[0020] 可选地，衬底10可以包括诸如锗的另一元素半导体；化合物半导体，包括IV-IV族化合物半导体(诸如SiC和SiGe)、III-V族化合物半导体(诸如GaAs、GaP、GaN、InP、InAs、InSb、GaAsP、AlGaN、AlInAs、AlGaAs、GaInAs、GaInP和/或GaInAsP)；或它们的组合。在一个实施例中，衬底10是SOI(绝缘体上硅)衬底的硅层。当使用SOI衬底时，鳍结构可以突出于SOI衬底的硅层或可以突出于SOI衬底的绝缘层。对于后一种情况，SOI衬底的硅层用于形成鳍结构。诸如非晶Si或非晶SiC的非晶衬底或诸如氧化硅的绝缘材料也可以用作衬底10。衬底10可以包括已适当掺杂有杂质的各个区域(例如，p-型或n-型电导率)。

[0021] 垫氧化物层可以通过使用热氧化或CVD工艺形成。氮化硅掩模层可以通过诸如溅射法的物理汽相沉积(PVD)、CVD、等离子体增强化学汽相沉积(PECVD)、常压化学汽相沉积(APCVD)、低压CVD(LPCVD)、高密度等离子体CVD(HDPCVD)、原子层沉积(ALD)和/或其它工艺形成。

[0022] 在一些实施例中，垫氧化物层的厚度在从约2nm至约15nm的范围内，并且氮化硅掩模层的厚度在从约2nm至约50nm的范围内。在掩模层上方进一步形成掩模图案。例如，掩模图案是通过光刻操作形成的光刻胶图案。

[0023] 通过使用掩模图案作为蚀刻掩模，形成了垫氧化物层101和氮化硅掩模层102的硬掩模图案100。在一些实施例中，硬掩模图案100的宽度在从约5nm至约40nm的范围内。在某些实施例中，硬掩模图案100的宽度在从约7nm至约12nm的范围内。

[0024] 如图2所示，通过使用硬掩模图案100作为蚀刻掩模，使用干蚀刻方法和/或湿蚀刻方法的沟槽蚀刻将衬底10图案化为鳍结构20。鳍结构20的高度H1(在Z方向上)在从约100nm至约300nm的范围内。在某些实施例中，鳍结构20的高度H1在从约50nm至约100nm的范围内。当鳍结构的高度不一致时，从衬底的高度可以从对应于鳍结构的平均高度的平面测量。

[0025] 在这个实施例中，块状硅晶圆用作起始材料并且构成衬底10。然而，在一些实施例中，其它类型的衬底可以用作衬底10。例如，绝缘体上硅(SOI)晶圆可以用作起始材料，并且SOI晶圆的绝缘层构成衬底10以及SOI晶圆的硅层用于鳍结构20。

[0026] 如图2所示，分别在第一器件区域1A和第二器件区域1B中设置在Y方向上彼此邻近的两个鳍结构20。然而，鳍结构的数量不限于两个。数量可以是一个、三个、四个或五个或更多。此外，一个或多个伪鳍结构可以设置为邻近鳍结构20的两侧以提高图案化工艺中的图案保真度。在一些实施例中，鳍结构20的宽度W1在从约5nm至约40nm的范围内，以及在某些实施例中，鳍结构20的宽度W1可以在从约7nm至约15nm的范围内。在一些实施例中，鳍结构20的高度H1在从约100nm至约300nm的范围内，以及在其它实施例中，鳍结构20的高度H1可以在从约50nm至约100nm的范围内。在一些实施例中，鳍结构20之间的间隔S在从约5nm至约
80nm的范围内，以及在其它实施例中，鳍结构20之间的间隔S可以在从约7nm至15nm的范围内。然而，本领域人员将认识到，贯穿说明书列举的尺寸和值仅仅是实例，并且可以改变以适应不同规模的集成电路。

[0027] 在这个实施例中，第一器件区域1A是用于n-型FinFET以及第二器件区域1B是用于p-型FinFET。

[0028] 图3是根据一个实施例的处于制造工艺的各个阶段的一个阶段的具有鳍结构20的FinFET器件1的示例性截面图。

[0029] 如图3所示，在衬底10上方形成隔离绝缘层50从而完全覆盖鳍结构20。

[0030] 隔离绝缘层50包括通过LPCVD(低压化学汽相沉积)、等离子体CVD或可流动CVD形成的诸如氧化硅、氮氧化硅或氮化硅的一层或多层绝缘材料。在可流动CVD中，沉积可流动介电材料，而不是氧化硅。顾名思义，可流动介电材料在沉积期间可以“流动”以填充具有高高宽比的间隙或间隔。通常，各种化学物质添加至含硅前体以允许沉积的膜流动。在一些实施例中，添加氮氢键。可流动介电前体(特别地，可流动氧化硅前体)的实例包括硅酸盐、硅氧烷、甲基倍半硅氧烷(MSQ)、氢倍半硅氧烷(HSQ)、MSQ/HSQ、全氢硅氮烷(TCPS)、全氢-聚硅氮烷(PSZ)、正硅酸乙酯(TEOS)或甲硅烷基胺(诸如三甲硅烷基胺(TSA))。这些可流动氧化硅材料在多个操作工艺中形成。在沉积可流动膜之后，将可流动膜固化并且之后使可流动膜退火以去除不期望的元素以形成氧化硅。当去除不期望的元素时，可流动膜致密和收缩。在一些实施例中，实施多个退火工艺。使可流动膜固化和退火多于一次。可流动膜可以掺杂有硼和/或磷。在一些实施例中，隔离绝缘层50可以由SOG、SiO、SiON、SiOCN和/或氟掺杂的硅酸盐玻璃(FSG)的一层或多层形成。

[0031] 图4是根据一个实施例的处于制造工艺的各个阶段的一个阶段的具有鳍结构20的FinFET器件1的示例性截面图。

[0032] 在形成隔离绝缘层50之后，实施平坦化操作以去除部分隔离绝缘层50和掩模层100(垫氧化物层101和氮化硅掩模层102)。之后，如图4所示，进一步去除隔离绝缘层50，从而暴露将成为沟道层的鳍结构20的上部。平坦化操作可以包括化学机械抛光(CMP)和/或回蚀刻工艺。

[0033] 在至少一个实施例中，氮化硅层102可以使用湿工艺(使用热H3PO4)去除，而如果垫氧化物层101由氧化硅形成，则垫氧化物层101可以使用稀释的HF酸去除。在一些可选实施例中，可以在使隔离绝缘层50凹进之后实施掩模层100的去除。

[0034] 在某些实施例中，可以使用湿蚀刻工艺实施部分地去除隔离绝缘层50，例如，通过将衬底浸在氢氟酸(HF)中。在另一实施例中，可以使用干蚀刻工艺实施部分地去除隔离绝缘层50，例如，使用CHF3或BF3作为蚀刻气体的干蚀刻工艺。

[0035] 在一些实施例中，隔离绝缘层50的表面51可以具有形状，其中，隔离绝缘层50在鳍结构的侧面处具有凸起部分，以及在其它实施例中，隔离绝缘层50的表面可以是基本平坦的。

[0036] 在形成隔离绝缘层50之后，可以实施例如退火工艺的热工艺，以提高隔离绝缘层50的质量。在某些实施例中，通过在诸如N2、Ar或He环境的惰性气体环境中在从约900℃至约1050℃的范围内的温度下使用快速热退火(RTA)实施热工艺约1.5S至约10S。

[0037] 图5是根据一个实施例的处于制造工艺的各个阶段的一个阶段的具有鳍结构20的FinFET器件1的示例性截面图。图6A和图6B是沿着鳍结构延伸的方向(X方向)的示例性截面图。

[0038] 在隔离绝缘层50和暴露的鳍结构20上方形成栅极介电层105和多晶硅层，并且之后实施图案化操作以获得包括由多晶硅制成的栅电极层110A和栅电极层110B以及栅极介电层105的栅极堆叠件。在一些实施例中，通过使用包括氮化硅层201和氧化物层202的硬掩模200实施多晶硅层的图案化。在其它实施例中，层201可以是氧化硅，而层202可以是氮化硅。栅极介电层105可以是通过CVD、PVD、ALD、电子束蒸发或其它合适的工艺形成的氧化硅。在一些实施例中，栅极介电层105可以包括氧化硅、氮化硅、氮氧化硅或高k介电材料的一层或多层。高k介电材料包括金属氧化物。用于高k电介质的金属氧化物的实例包括Li、Be、Mg、Ca、Sr、Sc、Y、Zr、Hf、Al、La、Ce、Pr、Nd、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、Yb、Lu的氧化物和/或它们的混合物。在一些实施例中，栅极介电层的厚度在从约1nm至5nm的范围内。在一些实施例中，栅极介电层105可以包括由二氧化硅制成的界面层。

[0039] 在一些实施例中，栅电极层110A和栅电极层110B可以包括单层或多层结构。在本实施例中，栅电极层110A和栅电极层110B可以包括多晶硅。此外，栅电极层110A和栅电极层110B可以是均匀或不均匀掺杂的掺杂多晶硅。在一些可选实施例中，栅电极层110A和栅电极层110B可以包括诸如Al、Cu、W、Ti、Ta、TiN、TiAl、TiAlN、TaN、NiSi、CoSi、具有与衬底材料兼容的功函数的其它导电材料或它们的组合的金属。栅电极层110A和栅电极层110B可以使用诸如ALD、CVD、PVD、镀或它们的组合的合适的工艺形成。

[0040] 在一些实施例中，栅电极层110A和栅电极层110B的宽度W2在从约30nm至约60nm的范围内。

[0041] 此外，也在栅电极层110A和栅电极层110B的两侧形成侧壁绝缘层80。侧壁绝缘层80可以包括氧化硅、氮化硅、氮氧化硅或其它合适的材料的一层或多层。侧壁绝缘层80可以包括单层或多层结构。侧壁绝缘材料的毯状层可以通过CVD、PVD、ALD或其它合适的技术形成。之后，对侧壁绝缘材料实施各向异性蚀刻以在栅极堆叠件的相对侧面上形成一对侧壁绝缘层(间隔件)80。在一些实施例中，侧壁绝缘层80的厚度在从约5nm至约15nm的范围内。
在某些实施例中，在这个阶段可以不形成侧壁绝缘层80。

[0042] 图7A和图7B是根据一个实施例的处于制造工艺的各个阶段的一个阶段的在鳍结构上方具有栅极结构的FinFET器件1的示例性截面图，以及图7C是根据一个实施例的处于制造工艺的各个阶段的一个阶段的在鳍结构上方具有栅极结构的FinFET器件1的示例性立体图。

[0043] 如图7A至图7C所示，在第一器件区域和第二器件区域中的鳍结构和栅极结构上方形成覆盖层120。在一些实施例中，覆盖层120可以包括厚度在从约5nm至约15nm范围内的氮化硅。

[0044] 图8A和图8B是根据一个实施例的处于制造工艺的各个阶段的一个阶段的在鳍结构上方具有栅极结构的FinFET器件1的示例性截面图，以及图8C是根据一个实施例的处于制造工艺的各个阶段的一个阶段的在鳍结构上方具有栅极结构的FinFET器件1的示例性立体图。

[0045] 如图8A至图8C所示，在覆盖层120上方形成掩模层130，以及进一步通过使用光刻工艺在掩模层130上方形成掩模图案135。如图8B和8C所示，掩模图案135覆盖第二器件区域1B。掩模层130可以包括有机材料。在一些实施例中，掩模层包括用于光刻工艺的底部抗反射涂层(BARC)的材料。掩模图案135可以包括光刻胶。

[0046] 图9A是根据一个实施例的处于制造工艺的各个阶段的一个阶段的在鳍结构上方具有栅极结构的FinFET器件1的示例性立体图，以及图9B是根据一个实施例的处于制造工艺的各个阶段的一个阶段的在鳍结构上方具有栅极结构的FinFET器件1的沿着图9A中的X1-X1的示例性截面图。在图9B中，为了说明的目的，示出了第一器件区域1A中的四个鳍结构20A，而图9A示出了第一器件区域1A中的两个鳍结构20A，但是鳍结构的数量不限于四个或两个。

[0047] 通过使用掩模图案135，蚀刻掩模层130，以及通过使用蚀刻的掩模层，各向异性蚀刻第一器件区域中的覆盖层(SiN)120。如图9A和9B所示，除了鳍结构20A的侧部和栅极堆叠件的侧部之外，去除第一器件区域1A中的覆盖层120。暴露鳍结构20A的上表面。在一些实施例中，也蚀刻了覆盖层120的侧部的部分。

[0048] 在一些实施例中，在第二器件区域1B上方形成光刻胶的单层，并且通过使用光刻胶层作为掩模，蚀刻覆盖层120。在蚀刻覆盖层120之后，去除掩模层130(以及掩模图案135，如果剩余)。在一些实施例中，隔离绝缘层50的表面51A可以具有形状，其中，隔离绝缘层50在鳍结构的侧面处具有凸起部分，以及在其它实施例中，隔离绝缘层50的表面可以是基本平坦的。

[0049] 在一些实施例中，通过处于20℃至70℃的温度在从3毫托至50毫托的压力下使用CH3F、CH2F2、CF4、Ar、HBr、N2、He和/或O2作为蚀刻气体实施覆盖层20的蚀刻。

[0050] 图10A是根据一个实施例的处于制造工艺的各个阶段的一个阶段的具有鳍结构的FinFET器件1的示例性立体图，图10B是根据一个实施例的处于制造工艺的各个阶段的一个阶段的具有鳍结构的FinFET器件1的沿着图10A的X1-X1的示例性截面图，以及图10C至图10E是根据一个实施例的处于制造工艺的各个阶段的一个阶段的具有鳍结构的FinFET器件
1的示例性截面图。图10D和图10E是图10C的圈出部分的放大图。

[0051] 使未由栅极结构覆盖的部分鳍结构20A凹进以形成鳍结构20A的凹进部分140A。形成凹进部分140A从而使得鳍结构20A的顶面位于隔离绝缘层50的顶面下面。

[0052] 在某些实施例中，实施偏置蚀刻工艺以使鳍结构20A的未被保护或暴露的顶面凹进以形成凹进部分140A。在凹进蚀刻期间，或随后，去除位于邻近鳍结构的覆盖层120。

[0053] 如图10B至10E所示，也使鳍结构之间的隔离绝缘层50的部分上表面51A凹进，并且隔离绝缘层50的上表面51A和凹进的鳍结构20A的上表面21A都是凹形(微笑形状)。例如，可以在中心鳍结构20A-1和左侧鳍结构20A-2之间的隔离绝缘层50的区域处和/或中心鳍结构20A-1和右侧鳍结构20A-3之间的隔离绝缘层50的区域处发现微笑形状。

[0054] 在图10D中，从鳍结构周围的隔离绝缘层50的最上表面52A测量的凹进的鳍结构20A(20A-1)的上表面21A的深度D1大于从隔离绝缘层50的最上表面52A测量的位于鳍结构之间的隔离绝缘层50的凹进部分的上表面51A的深度D2，即，D1＞D2。在一些实施例中，D1在从约0nm至约100nm的范围内，以及D2也在从约0nm至约100nm的范围内。

[0055] 在图10E中，从鳍结构周围的隔离绝缘层50的最上表面52A测量的凹进的鳍结构20A(20A-1)的上表面21A的深度D1小于从隔离绝缘层50的最上表面52A测量的位于鳍结构之间的隔离绝缘层50的凹进部分的上表面51A的深度D2，即，0≤D1≤D2(但是D1和D2不同时为0)。在一些实施例中，0＜D1＜D2。在一些实施例中，D1在从约0nm至约100nm的范围内，以及D2也在从约0nm至约100nm的范围内。在一些实施例中，D1和D2之间的差ΔD在从约10nm至
70nm的范围内，以及在其它实施例中，D1和D2之间的差ΔD在从约20nm至50nm之间的范围内。深度D2可以从中心鳍结构21A-1和左侧鳍结构20A-2之间的隔离绝缘层50的区域处和/或中心鳍结构21A-1和右侧鳍结构20A-3之间的隔离绝缘层50的区域处测量。

[0056] 在一些实施例中，通过处于20℃至70℃的温度在3毫托至50毫托的压力下使用Ar、HBr、N2和/或He作为蚀刻气体实施凹进蚀刻。

[0057] 图11A是根据一个实施例的处于制造工艺的各个阶段的一个阶段的在鳍结构上方具有栅极结构的FinFET器件1的示例性截面图，并且图11B是根据一个实施例的处于制造工艺的各个阶段的一个阶段的在鳍结构上方具有栅极结构的FinFET器件1的示例性立体图。

[0058] 在凹进部分140A中，形成第一应力源层300。第一应力源层300可以通过在凹进部分140A上方和隔离绝缘层50之上选择性地生长应变材料来形成。由于应变材料的晶格常数不同于鳍结构20和衬底10的晶格常数，因此鳍结构20的沟道区域是应变的或受应力的，以增加器件的载流子迁移率以及提高器件的性能。

[0059] 在本发明的一个实施例中，第一应力源层300是用于n-型FinFET的SiC、SiP和/或SiCP。如图10E所示，当深度D1和深度D2满足D1≤D2时，外延生长的应力源层300的体积变得大于D1＞D2的情况。此外，当满足D1≤D2时，可以更精确地控制应力源层300的位置，并且可以减小栅极电阻和/或源极/漏极电阻。

[0060] 在至少一个实施例中，作为应力源层300的SiC可以通过LPCVD工艺外延生长以形成n-型FinFET的源极或漏极区域。在一些实施例中，在处于约400℃至800℃的温度以及约1托至200托的压力下，使用Si3H8和SiH3CH作为反应气体实施LPCVD工艺。

[0061] 在本实施例中，第一应力源层300的选择性生长一直持续到材料300从凹进部分140A的底部垂直延伸的距离在从约10nm至100nm的范围内并且在隔离绝缘层50的顶面上方横向延伸。形成的第一应力源层300对应于n-型FinFET的源极/漏极。第一应力源层300可以是单层或可以包括多个应力源层。

[0062] 此外，在一些实施例中，可以在应力源层300上方额外地形成覆盖层310。覆盖层310增强应力源层300对沟道层施加的压力。在其它实施例中，由例如氮化硅制成的保护层可以形成在应力源层上方。

[0063] 在第一器件区域1A中形成FinFET(例如，n-型FinFET)之后，以与第一器件区域类似的方式处理第二器件区域1B中的FinFET。

[0064] 图12A和12B是根据一个实施例的处于制造工艺的各个阶段的一个阶段的具有鳍结构20的FinFET器件1的示例性截面图，以及图12C是根据一个实施例的处于制造工艺的各个阶段的一个阶段的具有鳍结构20的FinFET器件1的示例性立体图。

[0065] 类似于图7A和图7B，在第一器件区域和第二器件区域的栅极结构和鳍结构上方形成覆盖层140。在一些实施例中，覆盖层140可以包括厚度在从约5nm至约15nm范围内的氮化硅。

[0066] 类似于图8A至图8C，在覆盖层140上方形成掩模层150，以及进一步通过使用光刻工艺在掩模层150上方形成掩模图案155。如图12A和12C所示，掩模图案155覆盖第一器件区域1A。掩模层150可以包括有机材料。在一些实施例中，掩模层150包括用于光刻工艺的底部抗反射涂层(BARC)的材料。掩模图案155可以包括光刻胶。

[0067] 类似于图9A和图9B，通过使用掩模图案155，蚀刻掩模层150，并且通过使用蚀刻的掩模层150，各向异性蚀刻第二器件区域中的覆盖层120和覆盖层140。类似于图9A和9B，除了鳍结构20B的侧部和栅极堆叠件的侧部之外，去除第二器件区域1B中的覆盖层。暴露了鳍结构20B的上表面。去除第二器件1B中的覆盖层(SiN)120和覆盖层140，而覆盖层140仍然覆盖第一器件区域1A以保护第一器件区域免受随后用于第二器件区域的操作的损害。在一些实施例中，在第一器件区域1A上方形成光刻胶的单层，并且通过使用光刻胶层，蚀刻第二器件区域中的覆盖层120和覆盖层140。在蚀刻覆盖层120和覆盖层140之后，去除掩模层150(以及掩模图案155，如果剩余)。应该指出，类似于图4，隔离绝缘层50的表面51B具有微笑轮廓。

[0068] 图13A是根据一个实施例的处于制造工艺的各个阶段的一个阶段的具有鳍结构的FinFET器件1的示例性立体图，图13B是根据一个实施例的处于制造工艺的各个阶段的一个阶段的具有鳍结构的FinFET器件1的沿着图13A的Y1-Y1的示例性截面图，以及图13C至图13E是根据一个实施例的处于制造工艺的各个阶段的一个阶段的具有鳍结构的FinFET器件
1的示例性截面图。图13D和图13E是图13C的圈出部分的放大图。在图13B中，示出了第二器件区域1B中的四个鳍结构20B，而图13A示出了第二器件区域1B中的两个鳍结构20B，但是鳍结构的数量不限于四个或两个。

[0069] 使未由栅极结构覆盖的部分鳍结构20B凹进以形成鳍结构20B的凹进部分140B。形成凹进部分140B从而使得鳍结构20B的顶面位于隔离绝缘层50的顶面下面。

[0070] 在某些实施例中，使用鳍结构20B的侧壁上剩余的覆盖层120和覆盖层140作为硬掩模，实施偏置蚀刻工艺以使鳍结构20B的未被保护或暴露的顶面凹进以形成凹进部分140B。随后，去除位于邻近鳍结构的覆盖层120和覆盖层140。

[0071] 如图13B至图13E所示，也使位于鳍结构之间的隔离绝缘层50的上表面51B凹进，并且隔离绝缘层50的上表面51B和凹进的鳍结构20B的上表面21B都是凹形(微笑形状)。

[0072] 在图13D中，从鳍结构周围的隔离绝缘层50的最上表面52B测量的凹进的鳍结构20B的上表面21B的深度D1’大于从隔离绝缘层50的最上表面52B测量的位于鳍结构之间的隔离绝缘层50的凹进部分的上表面51B的深度D2’，即，D1’＞D2’。在一些实施例中，D1’在从约0nm至约100nm的范围内，以及D2’也在从约0nm至约100nm的范围内。

[0073] 在图13E中，从鳍结构周围的隔离绝缘层50的最上表面52B测量的凹进的鳍结构的上表面21B的深度D1’小于从隔离绝缘层50的最上表面52B测量的位于鳍结构之间的隔离绝缘层50的凹进部分的上表面51B的深度D2’，即，0≤D1’≤D2’(但是D1’和D2’不同时为0)。在一些实施例中，0＜D1’＜D2’。在一些实施例中，D1’在从约0nm至约100nm的范围内，以及D2’也在从约0nm至约100nm的范围内。在一些实施例中，D1’和D2’之间的差ΔD’在从约10nm至70nm的范围内,以及在其它实施例中，D1’和D2’之间的差ΔD’在从约20nm至50nm的范围内。

[0074] 图14A是根据一个实施例的处于制造工艺的各个阶段的一个阶段的在鳍结构上方具有栅极结构的FinFET器件1的示例性截面图以及图14B是根据一个实施例的处于制造工艺的各个阶段的一个阶段的在鳍结构上方具有栅极结构的FinFET器件1的示例性立体图。

[0075] 在凹进部分140B中，形成第二应力源层305。第二应力源层305可以通过在凹进部分140B上方和隔离绝缘层50之上选择性地生长应变材料来形成。由于应变材料的晶格常数不同于鳍结构20B和衬底10的晶格常数，因此鳍结构20B的沟道区域是应变的或受应力的以增加器件的载流子迁移率以及提高器件性能。

[0076] 在本发明的一个实施例中，第二应力源层305是用于p-型FinFET的SiGe。如图13E所示，当深度D1’和深度D2’满足D1’≤D2’时，外延生长的应力源层305的体积变得大于D1’＞D2’的情况。此外，当满足D1’≤D2’时，可以更精确地控制第二应力源层305的位置，并且可以减小栅极电阻和/或源极/漏极电阻。

[0077] 在至少一个实施例中，作为第二应力源层305的SiGe可以通过LPCVD工艺外延生长以形成p-型FinFET的源极和漏极区域。在一些实施例中，在处于约400℃至800℃的温度以及1托至200托的压力下，使用SiH4和GeH4作为反应气体实施LPCVD工艺。

[0078] 在本实施例中，第二应力源层305的选择性生长一直持续到材料305从凹进部分140B的底部垂直延伸的距离在从约10nm至100nm的范围内并且在隔离绝缘层50的顶面上方横向延伸。形成的第二应力源层305对应于p-型FinFET的源极/漏极。第二应力源层305可以是单层或可以包括多个应力源层。

[0079] 此外，在一些实施例中，在应力源层305上方形成覆盖层315。当应力源层305是SiGe时，覆盖层315是通过LPCVD工艺外延生长的Si。覆盖层315增强应力源层305对沟道层施加的压力。

[0080] 图15A和图15B是根据一个实施例的处于制造工艺的各个阶段的一个阶段的具有鳍结构20的FinFET器件1的示例性截面图。图15A是沿着图14B的X1-X1的示例性截面图，以及图15B是沿着图14B的Y1-Y1的示例性截面图。在图15A和图15B中，为了说明的目的，示出了四个鳍结构20A和四个鳍结构20B，而图14B示出了分别位于第一器件区域和第二器件区域中的两个鳍结构20A和两个鳍结构20B，但是鳍结构的数量不限于四个或两个。

[0081] 如图15A所示，在第一器件区域1A中的栅极结构和源极/漏极上方形成层间介电层400。如图15B所示，在第二器件区域1B中的栅极结构和源极/漏极上方也形成层间介电层
400。

[0082] 如图15A所示，从衬底测量的鳍结构20A和第一应力源层300之间的界面的高度H2大于隔离绝缘层50的高度H3(位于鳍结构之间的最低高度)。在一些实施例中，H2和H3之间的差ΔH在从约10nm至70nm的范围内，以及在其它实施例中，H2和H3之间的差ΔH在从约20nm至50nm的范围内。

[0083] 类似地，如图15B所示，从衬底测量的鳍结构20B和第二应力源层305之间的界面的高度H2’大于隔离绝缘层50的高度H3’(鳍结构区域外部的最低高度，或位于鳍结构之间的最低高度)。在一些实施例中，H2’和H3’之间的差ΔH’在从约10nm至70nm的范围内，以及在其它实施例中，H2’和H3’之间的差ΔH’在从约20nm至50nm的范围内。

[0084] 虽然在图15A和图15B中分别形成第一应力源层300和第二应力源层305以及覆盖层310和覆盖层315，但是在某些实施例中，邻近的覆盖层310和/或覆盖层315可以是连接的。

[0085] 应该理解，第一器件区域和第二器件区域中的FinFET可以经受进一步的CMOS工艺以形成诸如接触件/通孔、互连金属层、介电层、钝化层等各个部件。改性绝缘和应变结构提供了FinFET的沟道区内的给定量的应变，从而提高了器件的性能。

[0086] 图16示出了根据本发明的另一个实施例的处于制造工艺的各个阶段的一个阶段的具有鳍结构20C(看图1C)的FinFET器件2的示例性截面图。

[0087] 在FinFET器件1中，多个鳍结构设置为具有预定的间隔。另一方面，在FinFET器件2中，设置在衬底上方的一个结构作为隔离的FinFET。应该指出，术语“隔离的”意味着FinFET与另一个FinFET之间的距离大于5×W1’(W1’是刚好位于隔离绝缘层的表面下面的鳍结构的上部的宽度)。

[0088] 如图16所示，FinFET器件2包括鳍结构20C、应力源层301、覆盖层306、隔离绝缘层50和层间介电层400。FinFET器件2可以是n-型FinFET或p-型FinFET。当FinFET器件2是n-型FinFET时，应力源层301可以是SiC、SiP和/或SiCP。当FinFET器件2是p-型FinFET时，应力源层301可以是SiGe。应力源层301可以是单层或可以包括多个应力源层。

[0089] 如图16所示，从衬底测量的鳍结构20C和应力源层301之间的界面的高度H2”大于隔离绝缘层50的高度H3”。高度H3”从鳍结构20C的中心的距离L的位置处测量。距离L在从约2.5×W1至约5×W1的范围内。在一些实施例中，H2”和H3”之间的差ΔH在从约10nm至70nm的范围内，以及在其它实施例中，H2”和H3”之间的差ΔH在从约20nm至50nm的范围内。

[0090] 类似于在图10E和/或图13E示出的FinFET器件1的制造工艺，在形成鳍结构20C的凹槽中，凹进的鳍结构20C的上表面的深度设置为小于隔离绝缘层的凹进部分的上表面的深度。相应地，外延生长的应力源层301的体积可以更大，可以更精确地控制应力源层301的位置，以及可以减小栅极电阻和/或源极/漏极电阻。

[0091] 应该理解，FinFET器件2可以经受进一步的CMOS工艺以形成诸如接触件/通孔、互连金属层、介电层、钝化层等的各个部件。改性绝缘和应变结构提供了FinFET的沟道区域内的给定量的应变，从而提高了器件的性能。

[0092] 在此所描述的各个实施例或实例提供了超越现有技术的一些优势。在本发明中，控制了隔离绝缘层(STI氧化物)的深度(高度)和源极/漏极区域中的鳍凹槽的深度(高度)，从而控制了在FinFET工艺中在鳍凹槽中形成的外延层的尺寸。例如，从鳍结构周围的隔离绝缘层的最上表面测量的凹进的鳍结构的上表面的深度设置为小于从隔离绝缘层的最上表面测量的位于鳍结构之间的隔离绝缘层的凹进部分的上表面的深度。通过这样做，外延生长的应力源层的体积可以更大，可以更精确地控制应力源层的位置，以及可以减小栅极电阻和/或源极/漏极电阻。相应地，可以提高器件性能(例如，增益、速度和稳定性)。

[0093] 应该理解，不是所有的优势都必需在这里讨论，没有特殊的优势对于所有实施例或实例都是需要的，并且其它实施例或实例可以提供不同的优势。

[0094] 根据本发明的一个方面，用于制造半导体器件的方法包括在衬底上方形成鳍结构。形成隔离绝缘层，使得鳍结构的上部突出于隔离绝缘层。在部分鳍结构上方和隔离绝缘层上方形成栅极结构。在鳍结构的两侧处的隔离绝缘层中形成凹槽。在未被栅极结构覆盖的部分鳍结构中形成凹槽。鳍结构中的凹槽和隔离绝缘层中的凹槽形成为使得从隔离绝缘层的最上表面测量的鳍结构中的凹槽的深度D1和隔离绝缘层中的凹槽的深度D2满足0≤D1≤D2(但是D1和D2不同时为0)。

[0095] 在上述方法中，还包括通过外延生长方法在所述鳍结构中的凹槽中形成应力源层。

[0096] 在上述方法中，还包括通过外延生长方法在所述鳍结构中的凹槽中形成应力源层，其中，所述应力源层包括SiP、SiC和SiCP的至少一种。

[0097] 在上述方法中，还包括通过外延生长方法在所述鳍结构中的凹槽中形成应力源层，其中，所述应力源层包括SiGe。

[0098] 在上述方法中，其中，D1在从0nm至100nm的范围内。

[0099] 在上述方法中，其中，D2等于或小于100nm。

[0100] 在上述方法中，其中，D1和D2之间的差在从10nm至70nm的范围内。

[0101] 根据本发明的另一个方面，用于制造半导体器件的方法包括在衬底上方形成鳍结构。鳍结构包括中心鳍结构、左侧鳍结构和右侧鳍结构。形成隔离绝缘层，使得鳍结构的上部突出于隔离绝缘层。在部分鳍结构上方和隔离绝缘层上方形成栅极结构。在隔离绝缘层中至少位于左侧鳍结构和中心鳍结构之间的部分和位于右侧鳍结构和中心鳍结构之间的部分处形成凹槽。在未被栅极结构覆盖的部分左侧鳍结构、中心鳍结构和右侧鳍结构中形成凹槽。左侧鳍结构、中心鳍结构和右侧鳍结构中的凹槽以及隔离绝缘层中的凹槽形成为使得中心鳍结构中的凹槽的深度D1和形成在左侧鳍结构和中心鳍结构之间以及右侧鳍结构和中心鳍结构之间的隔离绝缘层中的至少一个凹槽的深度D2满足0≤D1≤D2(但是D1和D2不同时为0)，其中，D1和D2从位于左侧鳍结构和中心鳍结构之间或位于右侧鳍结构和中心鳍结构之间的隔离绝缘层的最上表面测量。

[0102] 在上述方法中，还包括：通过外延生长方法在所述左侧鳍结构、所述中心鳍结构和所述右侧鳍结构中的凹槽中形成应力源层。

[0103] 在上述方法中，还包括：通过外延生长方法在所述左侧鳍结构、所述中心鳍结构和所述右侧鳍结构中的凹槽中形成应力源层，其中，所述应力源层包括SiP、SiC和SiCP的至少一种。

[0104] 在上述方法中，还包括：通过外延生长方法在所述左侧鳍结构、所述中心鳍结构和所述右侧鳍结构中的凹槽中形成应力源层，其中，所述应力源层包括SiGe。

[0105] 在上述方法中，其中，D1在从0nm至100nm的范围内。

[0106] 在上述方法中，其中，D2等于或小于100nm。

[0107] 在上述方法中，其中，D1和D2之间的差在从10nm至70nm的范围内。

[0108] 根据本发明的另一个方面，半导体器件包括FinFET器件。FinFET器件包括在第一方向上延伸并且突出于隔离绝缘层的第一鳍结构，第一鳍结构和隔离绝缘层设置在衬底上方。FinFET器件也包括覆盖部分第一鳍结构并且在垂直于第一方向的第二方向上延伸的第一栅极堆叠件，第一栅极堆叠件包括第一栅电极层和第一栅极介电层。FinFET器件还包括第一源极和第一漏极，第一源极和第一漏极均包括设置在第一鳍结构上方的第一应力源层。第一应力源层向位于第一栅极堆叠件下方的第一鳍结构的沟道层施加压力。从衬底测量的位于第一鳍结构和第一应力源层之间的界面的高度Ha大于从衬底测量的隔离绝缘层的最低高度的高度Hb。

[0109] 在上述半导体器件中，其中，Ha和Hb之间的差在从10nm至70nm的范围内。

[0110] 在上述半导体器件中，其中：所述FinFET器件还包括：第二鳍结构，在所述第一方向上延伸、突出于所述隔离绝缘层并且设置为邻近所述第一鳍结构；以及第二源极和第二漏极，均包括设置在所述第二鳍结构上方的第二应力源层，并且在所述第一鳍结构和所述第二鳍结构之间的中心位置处测量所述高度Hb。

[0111] 在上述半导体器件中，其中：在所述第一源极处的部分所述第一鳍结构处提供凹槽，部分所述第一鳍结构处的凹槽的底部位于所述第一栅极堆叠件下方的部分所述第一鳍结构的上表面下面，在所述第一鳍结构的所述第一源极的两侧处的所述隔离绝缘层中提供凹槽，所述隔离绝缘层中的凹槽的底部位于所述第一源极处的部分所述第一鳍结构的凹槽的底部下面。

[0112] 在上述半导体器件中，其中：在所述第一源极处的部分所述第一鳍结构处提供凹槽，部分所述第一鳍结构处的凹槽的底部位于所述第一栅极堆叠件下方的部分所述第一鳍结构的上表面下面，在所述第一鳍结构的所述第一源极的两侧处的所述隔离绝缘层中提供凹槽，所述隔离绝缘层中的凹槽的底部位于所述第一源极处的部分所述第一鳍结构的凹槽的底部下面，其中，从未提供凹槽的所述隔离绝缘层的上表面测量的所述第一源极处的部分所述第一鳍结构的凹槽的深度不大于0.5nm至100nm。

[0113] 在上述半导体器件中，其中：在所述第一源极处的部分所述第一鳍结构处提供凹槽，部分所述第一鳍结构处的凹槽的底部位于所述第一栅极堆叠件下方的部分所述第一鳍结构的上表面下面，在所述第一鳍结构的所述第一源极的两侧处的所述隔离绝缘层中提供凹槽，所述隔离绝缘层中的凹槽的底部位于所述第一源极处的部分所述第一鳍结构的凹槽的底部下面，其中，从未提供凹槽的所述隔离绝缘层的上表面测量的所述隔离绝缘层中的凹槽的深度为0.5nm至100nm。

[0114] 上面概述了若干实施例的特征，使得本领域人员可以更好地理解本发明的方面。本领域人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与本人所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中他们可以做出多种变化、替换以及改变。