本发明实施例公开了可调谐延迟电路及其操作方法，其中，所述可调谐延迟电路包括：第一多工器，用于根据使能信号选择输入信号或反馈信号作为第一输出信号；延迟链路，用于将所述第一输出信号延迟不同的时间段以产生多个延迟信号，所述多个延迟信号中的其中一个被用作所述反馈信号；第二多工器，用于根据传递信号选择所述多个延迟信号中的一个作为第二输出信号。本发明的可调谐延迟电路及其操作方法可克服整个系统的时钟偏移。
第一多工器，用于根据使能信号选择输入信号或反馈信号作为第一输出信号；
延迟链路，用于将所述第一输出信号延迟不同的时间段以产生多个延迟信号，所述多个延迟信号中的其中一个被用作所述反馈信号；以及第二多工器，用于根据传递信号选择所述多个延迟信号中的一个作为第二输出信号。
2.如权利要求1所述的可调谐延迟电路，其特征在于，当所述第一多工器选择所述输入信号，所述可调谐延迟电路运行在延迟模式，当所述第一多工器选择所述反馈信号，所述可调谐延迟电路运行在振荡模式。
3.如权利要求2所述的可调谐延迟电路，其特征在于，在所述振荡模式下，所述第一多工器和所述延迟链路形成环形振荡器。
4.如权利要求3所述的可调谐延迟电路，其特征在于，所述可调谐延迟电路的总的延迟时间通过分析所述环形振荡器的振荡频率来测量。
5.如权利要求2所述的可调谐延迟电路，其特征在于，在所述延迟模式下，所述可调谐延迟电路的总的延迟时间通过改变所述传递信号来调节。
6.如权利要求1-5中任一项所述的可调谐延迟电路，其特征在于，所述第一多工器包括第一与非门、第二与非门和第三与非门，其中：所述第一与非门包括用于接收所述输入信号的第一输入端，用于接收反相使能信号的第二输入端，以及输出端；
所述第二与非门包括用于接收所述反馈信号的第一输入端，用于接收所述使能信号的第二输入端，以及输出端；以及所述与门包括耦接于所述第一与非门的所述输出端的第一输入端，耦接于所述第二与非门的所述输出端的第二输入端，以及用于输出所述输出信号的输出端。
7.如权利要求6所述的可调谐延迟电路，其特征在于，所述传递信号包括多个传递比特，所述延迟链路和所述第二多工器的合并电路包括第三与非门、第四与非门、第五与非门和第六与非门，其中：所述第三与非门包括用于接收所述第一输出信号的第一输入端，用于接收第一传递比特的第二输入端，以及输出端；
所述第四与非门包括用于接收反相第一传递比特的第一输入端，用于接收所述第一输出信号的第二输入端，以及输出端；
所述第五与非门包括耦接于所述第三与非门的所述输出端的第一输入端，第二输入端，用于输出所述反馈信号的输出端，以及；
所述第六与非门包括耦接于所述第五与非门的所述第二输入端的第一输入端，耦接于所述第三与非门的所述输出端的第二输入端，以及，用于输出所述第二输出信号的输出端。
8.如权利要求7所述的可调谐延迟电路，其特征在于，所述延迟链路和所述第二多工器的合并电路还包括第七与非门、第八与非门、第九与非门和第十与非门，其中：所述第七与非门包括耦接于所述第四与非门的第一输入端，用于接收第二传递比特的第二输入端，以及输出端；
所述第八与非门包括用于接收反相第二传递比特的第一输入端，耦接于所述第四与非门的所述输出端的第二输入端，以及输出端；
所述第九与非门包括耦接于所述第七与非门的所述输出端的第一输入端，耦接于所述第六与非门的所述第一输入端的输出端，以及第二输入端；以及所述第十与非门包括耦接于所述第九与非门的所述第二输入端的第一输入端，耦接于所述第七与非门的所述输出端的第二输入端，以及输出端。
9.如权利要求8所述的可调谐延迟电路，其特征在于，所述延迟链路和所述第二多工器的合并电路还包括第十一与非门、第十二与非门、第十三与非门和第十四与非门，其中：所述第十一与非门包括耦接于所述第八与非门的所述输出端的第一输入端，用于接收第三传递比特的第二输入端，以及输出端；
所述第十二与非门包括用于接收第三反相传递比特的第一输入端，耦接于所述第八与非门的所述输出端的第二输入端，以及输出端；
所述第十三与非门包括耦接于所述第十一与非门的所述输出端的第一输入端，耦接于所述第十与非门的所述第一输入端的输出端，以及第二输入端；以及所述第十四与非门包括耦接于所述第十三与非门的所述第二输入端和所述第十二与非门的所述输出端的第一输入端，耦接于所述第十一与非门的所述输出端的第二输入端，以及输出端。
10.如权利要求9所述的可调谐延迟电路，其特征在于，所述第十与非门的所述输出端和所述第十四与非门的所述输出端保持悬浮。
11.如权利要求9所述的可调谐延迟电路，其特征在于，在所述延迟模式下，所述可调谐延迟电路的总的延迟时间通过改变所述第一传递比特、所述第二传递比特以及所述第三传递比特的逻辑电平来调节。
12.如权利要求11所述的可调谐延迟电路，其特征在于，通过将所述第一传递比特、所述第二传递比特以及所述第三传递比特的逻辑电平均设为高逻辑电平来调节所述可调谐延迟电路的总的延迟时间。
13.如权利要求11所述的可调谐延迟电路，其特征在于，通过将所述第一传递比特设为低逻辑电平，将所述第二传递比特和所述第三传递比特均设为高逻辑电平来调节所述可调谐延迟电路的总的延迟时间。
14.如权利要求11所述的可调谐延迟电路，其特征在于，通过将所述第一传递比特和所述第二传递比特设为低逻辑电平，将所述第三传递比特设为高逻辑电平来调节所述可调谐延迟电路的总的延迟时间。
15.一种用于操作可调谐延迟电路的方法，其特征在于，包括：
第一多工器根据使能信号选择输入信号或反馈信号作为第一输入信号；
延迟链路将所述第一输出信号延迟不同的时间段以产生多个延迟信号，所述多个延迟信号中的其中一个被用作所述反馈信号；以及第二多工器根据传递信号选择所述多个延迟信号中的一个作为第二输出信号。
16.如权利要求15所述的用于操作可调谐延迟电路的方法，其特征在于，当所述第一多工器选择所述输入信号，所述可调谐延迟电路运行在延迟模式，当所述第一多工器选择所述反馈信号，所述可调谐延迟电路运行在振荡模式。
17.如权利要求16所述的用于操作可调谐延迟电路的方法，其特征在于，在所述振荡模式下，所述第一多工器和所述延迟链路形成环形振荡器。
18.如权利要求17所述的用于操作可调谐延迟电路的方法，其特征在于，所述可调谐延迟电路的总的延迟时间可通过分析所述环形振荡器的振荡频率来测量。
19.如权利要求16所述的用于操作可调谐延迟电路的方法，其特征在于，在所述延迟模式下，所述可调谐延迟电路的总的延迟时间可通过改变所述传递信号来调节。
可调谐延迟电路及其操作方法
[0001] 本发明要求申请日为2015年1月20日，专利号为62/105，414的美国临时专利的优先权，该美国专利的全部内容均包含在本发明中。【技术领域】
[0002] 本发明涉及集成电路(Integrated circuits)技术领域，尤其涉及一种可调谐延迟电路及其操作方法。【背景技术】
[0003] 时钟树(Clock tree)电路常被用于数字电路设计领域。但是，由于时钟树中的驱动路径(driving path)通常具有不同的长度，这容易引起时钟偏移(clock skew)，并降低整个系统的性能。芯片上变异(on-chip variations，OCV)可能导致驱动路径的长度不同，而芯片上变异是不可预见且不可控制的。因此，有必要设计一种新的电路来解决上述问题。【发明内容】
[0004] 本发明提供可调谐延迟电路及其操作方法，可克服整个系统的时钟偏移。
[0005] 本发明提供的一种可调谐延迟电路包括：第一多工器，用于根据使能信号选择输入信号或反馈信号作为第一输出信号；延迟链路，用于将所述第一输出信号延迟不同的时间段以产生多个延迟信号，所述多个延迟信号中的其中一个被用作所述反馈信号；第二多工器，用于根据传递信号选择所述多个延迟信号中的一个作为第二输出信号。
[0006] 本发明提供的一种用于操作可调谐延迟电路的方法包括：第一多工器根据使能信号选择输入信号或反馈信号作为第一输入信号；延迟链路将所述第一输出信号延迟不同的时间段以产生多个延迟信号，所述多个延迟信号中的其中一个被用作所述反馈信号；第二多工器根据传递信号选择所述多个延迟信号中的一个作为第二输出信号。
[0007] 上述可调谐延迟电路及其操作方法，使用延迟链路将第一多工器输出的第一输出信号延迟不同的时间段来产生多个延迟信号，并由第二多工器根据传递信号来选择所述多个延迟信号中的一个作为第二输出信号。由于输出的第二输出信号可根据传递信号来选择，本发明实施例的第二输出信号相较于输入信号的延迟时间变得可控，因此本发明实施例可通过调整第二输出信号相较于输入信号的延迟时间来克服整个系统的时钟偏移问题(也即克服时钟树的不同长度的驱动路径之间的时钟偏移)。【附图说明】
[0008] 图1为依据本发明的一个实施例的可调谐延迟电路(tunable delay circuit)的示意图。
[0009] 图2为依据本发明的另一个实施例的可调谐延迟电路的示意图。
[0010] 图3为依据本发明的另一个实施例的可调谐延迟电路的示意图。
[0011] 图4为依据本发明的一个实施例的用于操作可调谐延迟电路的方法的流程图。【具体实施方式】
[0012] 接下面的描述为本发明预期的最优实施例。这些描述用于阐述本发明的大致原则而不应用于限制本发明。本发明的保护范围应在参考本发明的权利要求的基础上进行认定。
[0013] 图1为依据本发明的一个实施例的可调谐延迟电路(tunable delay circuit)100的示意图。该可调谐延迟电路100可被应用在集成电路中并用于补偿时钟偏移，该时钟偏移由芯片上变异OCV和/或时钟驱动路径的不同长度所致。如图1所示，可调谐延迟电路100包括第一多工器(MUX 1)110，延迟链路120，以及第二多工器(MUX 2)130。第一多工器110用于根据使能信号EN选择输入信号SIN或反馈信号FB作为第一输出信号SOUT1。所述第一输出信号SOUT1被转发给所述延迟链路120。所述延迟链路120可包括多个级联的延迟单元(未图示)。所述延迟链路120用于将所述第一输出信号SOUT1分别延迟不同的时间段以产生多个延迟信号SD1，…，以及SDN(N可为任何大于或等于2的整数)。延迟信号SD1，…，以及SDN中的任何一个均可作为反馈信号FB被反馈至所述第一多工器110。反馈信号FB可固定为所述多个延迟信号SD1，…，以及SDN中的某一个，或者作为可选方案，可在所述多个延迟信号SD1，…，以及SDN之间切换。所有的延迟信号SD1，…，以及SDN均被传送给所述第二多工器130。所述第二多工器130用于根据传递信号(pass signal，SP)从所述延迟信号SD1，…，以及SDN中选择一个作为第二输出信号SOUT2。通常而言，可调谐延迟电路100用于将输入信号SIN延迟一特定的时间段来产生所述第二输出信号SOUT2。所述第二输出信号SOUT2被当作是所述可调谐延迟电路100的最终输出。而所述特定的时间段是可调谐的且可被测量，因此，这样的设计可克服整个系统的时钟偏移(也即克服时钟树的不同长度的驱动路径之间的时钟偏移)。可调谐延迟电路100的具体结构及操作将在后续实施例中进行介绍。
[0014] 可调谐延迟电路100可操作在延迟模式(delay mode)或振荡模式(oscillating mode)。所述延迟模式为可调谐延迟电路100的普通工作模式，而所述振荡模式为可调谐延迟电路100的校准及测量模式。当所述第一多工器110选择所述输入信号SIN作为所述第一输出信号SOUT1，所述可调谐延迟电路100操作在所述延迟模式。而当所述第一多工器110选择所述反馈信号FB作为所述第一输出信号SOUT1，所述可调谐延迟电路100操作在所述振荡模式。
[0015] 在所述延迟模式下，所述可调谐延迟电路100的总的延迟时间通过改变所述传递信号SP来进行调节。例如，所述延迟信号SD1，…，以及SDN可具有不同的延迟时间段。当所述传递信号SP改变后，所述第二多工器130所选择的第二输出信号SOUT2可从所述延迟信号SD1，…，以及SDN中的其中一个切换为另一个，因此，可调谐延迟电路100的总的延迟时间即可被调节。在所述振荡模式下，所述第一多工器110和所述延迟链路120形成一环形振荡器。也即，所述第一多工器110选择所述反馈信号FB作为所述第一输出信号SOUT1，该第一输出信号SOUT1经所述延迟链路120延迟后，再次反馈至所述第一多工器110，因此形成一闭合振荡路径。通过分析所述环形振荡器的振荡频率来测量所述可调谐延迟电路100的总的延迟时间。例如，所述第二输出信号SOUT2可能包括所述振荡频率的信息，而所述振荡频率可被分析，从而可获得与所述振荡频率对应的总的延迟时间。在一些实施例中，可在存储装置中存储一张表用于记录所述振荡频率与所述可调谐延迟电路100的总的延迟时间的关系，因此，可通过监测所述振荡频率并查询所述表格来测量所述可调谐延迟电路100的所述总的延迟时间。
[0016] 图2为依据本发明的一个实施例的可调谐延迟电路200的示意图。可调谐延迟电路200包括第一多工器210，延迟链路220，以及第二多工器230。
[0017] 图2的实施例为图1的实施例的一个特殊情形，在该实施例中，前面所提及的N设置为3。在图2的实施例中，延迟链路输出三个分别具有不同延迟时间段的延迟信号SD1，SD2，以及SD3(从延迟时间最长到延迟时间最短)，并且，延迟信号SD1作为反馈信号FB而被反馈至所述第一多工器210。但是，本发明并不限于以上描述。在可选的方案中，延迟链路220可输出更多或更少的延迟信号，并且不同的延迟信号(例如，延迟信号SD2或SD3)均可被用于作为所述反馈信号FB。图2中的可调谐延迟电路200的其他特征与图1中的可调谐延迟电路100的相应特征类似，因此，该两个实施例可实现基本相同的性能。
[0018] 图3为依据本发明的一个实施例的可调谐延迟电路300的示意图。图3的实施例描述了图2中的可调谐延迟电路200的细节结构。可调谐延迟电路300的功能及特征与图1及图2类似。在图3的实施例中，前面所提及的传递信号SP包括多个传递比特SP1，SP2，以及SP3。
传递信号SP还可能包括互补信号(complementary signals)，所述互补信号可由反相器(未图示)生成。例如，反相使能信号ENB与使能信号EN之间可能具有相反(reverse)的逻辑电平；反相第一传递比特SP1B与第一传递比特SP1之间可能具有相反的逻辑电平；反相第二传递比特SP2B与第二传递比特SP2之间可能具有相反的逻辑电平；以及，反相第三传递比特SP3B与第三传递比特SP3之间可能具有相反的逻辑电平。
[0019] 可调谐延迟电路300的第一多工器包括第一与非门301，第二与非门302以及与门330。所述第一与非门301包括用于接收输入信号SIN的第一输入端，用于接收反相使能信号ENB的第二输入端，以及输出端。所述第二与非门302包括用于接收一反馈信号FB的第一输入端，用于接收使能信号EN的第二输入端，以及输出端。所述与门330包括耦接于所述第一与非门301的输出端的第一输入端，耦接于所述第二与非门302的输出端的第二输入端，以及包括用于输出第一输出信号SOUT1的输出端。
[0020] 可调谐延迟电路300的延迟链路和第二多工器的合并电路(也即两部分电路加起来)包括第三与非门303，第四与非门304，第五与非门305第六与非门306，第七与非门307以及第八与非门308，第九与非门309，第十与非门310，第十一与非门311，第十二与非门312，第十三与非门313，以及第十四与非门314。
[0021] 所述第三与非门303包括用于接收所述第一输出信号SOUT1的第一输入端，用于接收所述第一传递比特SP1的第二输入端，以及包括一输出端。所述第四与非门304包括用于接收所述反相第一传递比特SP1B的第一输入端，用于接收所述第一输出信号SOUT1的第二输入端，以及一输出端。所述第五与非门305包括耦接于所述第三与非门303的输出端的第一输入端，用于输出所述反馈信号FB的输出端，以及第二输入端。所述第六与非门306包括耦接于所述第五与非门305的第二输入端的第一输入端，耦接于所述第三与非门303的输出端的第二输入端，以及用于输出第二输出信号SOUT2的输出端。所述第七与非门307包括耦接于所述第四与非门304的输出端的第一输入端，用于接收所述第二传递比特SP2的第二输入端，以及输出端。所述第八与非门308包括用于接收所述反相第二传递比特SP2B的第一输入端，耦接于所述第四与非门304的输出端的第二输入端，以及输出端。所述第九与非门309包括耦接于所述第七与非门307的输出端的第一输入端，耦接于所述第六与非门306的所述第一输入端的输出端，以及第二输入端。所述第十与非门310包括耦接于所述第九与非门309的所述第二输入端的第一输入端，耦接于所述第七与非门307的所述输出端的第二输入端，以及输出端。所述第十一与非门311包括耦接于所述第八与非门308的输出端的第一输入端，用于接收所述第三传递比特SP3的第二输入端，以及输出端。所述第十二与非门312包括用于接收所述反相第三传递比特SP3B的第一输入端，耦接于所述第八与非门308的所述输出端的第二输入端，以及输出端。所述第十三与非门313包括耦接于所述第十一与非门
311的所述输出端的第一输入端，耦接于所述第十与非门310的第一输入端的输出端，以及第二输入端。所述第十四与非门314包括耦接于所述第十三与非门的所述第二输入端和所述第十二与非门312的所述输出端的第一输入端，耦接于所述第十一与非门311的所述输出端的第二输入端，以及输出端。所述第十与非门310的输出端和所述第十四与非门314的输出端可保持悬浮(floating)状态(高阻抗)。
[0022] 在延迟模式下，所述使能信号EN具有一低逻辑电平(也即，逻辑“0”)，因此，接收所述输入信号SIN并阻止所述反馈信号FB，并且所述可调谐延迟电路300可根据所述传递信号提供一短的(short)，中的(medium)，或长的(long)延迟时间。也即，本发明实施例在在所述延迟模式下，所述可调谐延迟电路的总的延迟时间通过改变所述第一传递比特、所述第二传递比特以及所述第三传递比特的逻辑电平来调节。例如，通过将所述第一传递比特、所述第二传递比特以及所述第三传递比特的逻辑电平均设为高逻辑电平来调节所述可调谐延迟电路的总的延迟时间。或者，通过将所述第一传递比特设为低逻辑电平，将所述第二传递比特和所述第三传递比特均设为高逻辑电平来调节所述可调谐延迟电路的总的延迟时间。或者，通过将所述第一传递比特和所述第二传递比特设为低逻辑电平，将所述第三传递比特设为高逻辑电平来调节所述可调谐延迟电路的总的延迟时间。如图3所示，当所述第一传递比特SP1、所述第二传递比特SP2以及所述第三传递比特SP3均具有一高逻辑电平(也即，传递信号具有二进制逻辑“111”)，所述可调谐延迟电路300的总的延迟时间相对较短，且通过将所述第一输出信号SOUT1延迟两个与非门延迟时间段(与非门303-与非门306)来产生所述第二输出信号SOUT2。当所述第一传递比特SP1具有一低逻辑电平，而所述第二传递比特SP2和所述第三传递比特SP3具有高逻辑电平(也即，传递信号具有二进制逻辑“011”)，所述可调谐延迟电路300的总的延迟时间相对适中，且通过将所述第一输出信号SOUT1延迟四个与非门延迟时间段(与非门304-与非门307-与非门309-与非门306)来产生所述第二输出信号SOUT2。当所述第一传递比特SP1和所述第二传递比特SP2具有一低逻辑电平，而所述第三传递比特SP3具有一高逻辑电平(也即，传递信号具有二进制逻辑“001”)，所述可调谐延迟电路300的总的延迟时间相对较长，且通过将所述第一输出信号SOUT1延迟六个与非门延迟时间段(与非门304-与非门308-与非门311-与非门313-与非门309-与非门306)来产生所述第二输出信号SOUT2。在一些实施例中，不使用的与非门被关掉(turned off)以降低整个系统的功率消耗。例如，当所述传递信号具有二进制逻辑“011”，形成的延迟路径包括至所述第四与非门304出发后依次经由所述第七与非门307、所述第九与非门309到所述第六与非门306而形成延迟路径。在此情形下，所述第八与非门308、所述第十与非门310、所述第十一与非门311至所述第十四与非门314可由于未使用的原因而被关掉，由此所述可调谐延迟电路300的总的功率消耗被减少了。
[0023] 在振荡模式下，所述使能信号EN具有高逻辑电平，因此接收所述反馈信号FB并阻止所述输入信号SIN，并且所述可调谐延迟电路300根据所述传递信号形成一具有短的、中的，或长的振荡路径的环形振荡器。当所述第一传递比特SP1、所述第二传递比特SP2以及所述第三传递比特SP3均具有一高逻辑电平(也即，传递信号具有二进制逻辑“111”)，所述环形振荡器的所述振荡路径相对较短(与非门302-与非门303-与非门305-与非门302)。当所述第一传递比特SP1具有一低逻辑电平，而所述第二传递比特SP2和所述第三传递比特SP3具有高逻辑电平(也即，传递信号具有二进制逻辑“011”)，所述环形振荡器的所述振荡路径相对适中(与非门302-与非门330-与非门304-与非门307-与非门309-与非门305-与非门302)。当所述第一传递比特SP1和所述第二传递比特SP2具有一低逻辑电平，而所述第三传递比特SP3具有一高逻辑电平(也即，传递信号具有二进制逻辑“001”)，所述环形振荡器的所述振荡路径相对较长(与非门302-与非门330-与非门304-与非门308-与非门311-与非门
313-与非门309-与非门305-与非门302)。在一些实施例中，不使用的与非门被关掉(turned off)以降低整个系统的功率消耗。例如，当所述传递信号具有二进制逻辑“011”，形成的延迟路径包括至所述第二与非门302出发后依次经由所述与门330、所述第四与非门304、所述第七与非门307、所述第九与非门309，所述第五与非门305，最后回到所述第二与非门302。
在此情形下，所述第八与非门308、所述第十与非门310、所述第十一与非门311至所述第十四与非门314可由于未使用的原因而被关掉，由此所述可调谐延迟电路300的总的功率消耗被减少了。可通过分析所述环形振荡器的振荡频率来测量每一个振荡路径的精确的延迟时间。例如，可至所述第二输出信号SOUT2中提取所述振荡频率，而与所述振荡频率所对应的一特定的延迟时间段可通过一个处理器(未示出)来计算。
[0024] 图4为依据本发明的一个实施例的用于操作可调谐延迟电路的方法的流程图。首先，在步骤S410，通过所述可调谐延迟电路的第一多工器选择输入信号或反馈信号作为第一输出信号。进一步，在步骤S420，通过所述可调谐延迟电路的延迟链路将所述第一输出信号延迟不同的时间以产生多个延迟信号，且所述多个延迟信号中得到其中一个将被用作反馈信号。最后，在步骤S430，所述可调谐延迟电路的第二多工器根据一传递信号选择所述多个延迟信号中的其中一个作为第二输出信号。可理解的是，上述的步骤并不需要按顺序执行，且图1-图3中的所有的细节特征均可用于图4所示的方法实施例。
[0025] 本发明提供一种可调谐延迟电路，用于解决由时钟驱动路径的不同长度和/或芯片上变异而导致的时钟偏移的技术问题。所述可调谐延迟电路可为任意一个时钟驱动路径的一部分。如果所述时钟驱动路径的长度相对较短，所述可调谐延迟电路的总的延迟时间可被增大(例如，可将SP1～SP3的逻辑电平由“111”改变为“011”或“000”)，相反地，如果所述时钟驱动路径的长度相对较长，所述可调谐延迟电路的总的延迟时间可被减少(例如，可将SP1～SP3的逻辑电平由“000”改变为“011”或“111”)，由此来补偿不同步的时钟影响。由于芯片上变异始终存在于集成电路中，因此有必要精确地校准和测量所述可调谐延迟电路的总延迟时间。本发明的可调谐延迟电路可通过形成环形振荡器并分析该环形振荡器自身的振荡频率来提供用于校准和测量的机制，因此可获得一精确的总延迟时间。
[0026] 以上的实施例仅为举例而非用于限定本发明。可理解的是，本发明所提及的可调谐延迟电路及其操作方法并不是限定于图1至图4的架构和流程。本发明可仅仅包括图1至图4中的任何一个或多个实施例中的任何一个或多个特征。换言之，并非各附图中所示的所有特征均要在本发明的所述可调谐延迟电路中和所述操作方法中被实施。
[0027] 权利要求书中用以修饰元件的“第一”、“第二”，“第三”等序数词的使用本身未暗示任何优先权、优先次序、各元件之间的先后次序、或所执行方法的时间次序，而仅用作标识来区分具有相同名称(具有不同序数词)的不同元件。
[0028] 本发明虽以较佳实施例揭露如上，然其并非用以限定本发明的范围，任何本领域技术人员，在不脱离本发明的精神和范围内，当可做些许的更动与润饰，因此本发明的保护范围当视权利要求所界定者为准。
