延时电路和压控振荡器

摘要

一种延时电路和压控振荡器，其中，所述延时电路包括放大单元、调节单元以及负载单元；所述放大单元耦接于所述延时电路的输入端和输出端，所述调节单元分别耦接于所述延时电路的输出端、电源电压以及控制电压，所述负载单元分别耦接于所述延时电路的输出端以及电源电压；调节单元，适于调节所述延时电路的充放电电流；放大单元，适于放大所述延时电路的输出电压；负载单元，适于为所述调节单元提供负阻抗。通过所述延时电路和所述压控振荡器，可以减小延时电路的相位噪声并实现低压控增益。

权利要求

1.一种延时电路，其特征在于，包括：放大单元、调节单元以及负载单元；

所述放大单元耦接于所述延时电路的输入端和输出端，所述调节单元分别耦接于所述延时电路的输出端、电源电压以及控制电压，所述负载单元分别耦接于所述延时电路的输出端以及电源电压；

调节单元，适于调节所述延时电路的充放电电流；

放大单元，适于放大所述延时电路的输出电压；

负载单元，适于为所述调节单元提供负阻抗；

所述调节单元包括：第一调节子单元和第二调节子单元；所述第一调节子单元耦接于所述控制电压，电源电压以及所述延时电路的第一输出端；所述第二调节子单元耦接于所述控制电压，电源电压以及所述延时电路的第二输出端；

所述第一调节子单元包括：

第一晶体管和第二晶体管；

所述第一晶体管的控制端耦接于所述控制电压，输入端耦接于电源电压，输出端耦接于所述延时电路的第一输出端；

所述第二晶体管的控制端耦接于所述控制电压，输入端耦接于所述延时电路的第一输出端，输出端接地。

2.如权利要求1所述的延时电路，其特征在于，所述第二调节子单元包括：第三晶体管和第四晶体管；

所述第三晶体管的控制端耦接于所述控制电压，输入端耦接于电源电压，输出端耦接于所述延时电路的第二输出端；

所述第四晶体管的控制端耦接于所述控制电压，输入端耦接于所述延时电路的第二输出端，输出端接地。

3.如权利要求1所述的延时电路，其特征在于，所述负载单元包括：第五晶体管和第六晶体管；

所述第五晶体管的控制端耦接于所述延时电路的第二输出端，输入端耦接于电源电压，输出端耦接于所述延时电路的第一输出端；

所述第六晶体管的控制端耦接于所述延时电路的第一输出端，输入端耦接于电源电压，输出端耦接于所述延时电路的第二输出端。

4.如权利要求3所述的延时电路，其特征在于，所述负载单元还包括：第七晶体管和第八晶体管；

所述第七晶体管的控制端耦接于所述延时电路的第二输出端，输入端接地，输出端耦接于所述延时电路的第一输出端；

所述第八晶体管的控制端耦接于所述延时电路的第一输出端，输入端接地，输出端耦接于所述延时电路的第二输出端。

5.如权利要求1所述的延时电路，其特征在于，所述放大单元包括：第九晶体管；

所述第九晶体管的控制端耦接于所述延时电路的第一输入端，输入端接地，输出端耦接于所述延时电路的第一输出端。

6.如权利要求5所述的延时电路，其特征在于，所述放大单元还包括：第十晶体管；

所述第十晶体管的控制端耦接于所述延时电路的第二输入端，输入端接地，输出端耦接于所述延时电路的第二输出端。

7.一种压控振荡器，其特征在于，包括至少两个如权利要求1-6任一项所述的延时电路；所述至少两个延时电路首尾相连成正反馈。

说明书

延时电路和压控振荡器

技术领域

[0001] 本发明涉及电子电路技术领域，尤其涉及一种延时电路和压控振荡器。

背景技术

[0002] 锁相环(Phase-Locked Loop，PLL)是各类通信、时钟芯片中的核心电路，其输出信号的频谱噪声、抖动、杂散等指标会直接关系到系统性能。压控振荡器是PLL中的重要组成部分。当控制电压在一定范围内变化时，可以得到连续频率范围内的信号输出。环形振荡器是其中一种主要实现方式，通过将延时电路首尾相连形成反馈环路产生振荡电压信号。环形振荡器包括单端和差分两种电路结构。

[0003] 现有的环形振荡器设计的延时电路中将输入控制电压转换为电流的调节单元部分，难以在覆盖所需频率范围时，实现较小的相位噪声。

发明内容

[0004] 本发明实施例解决的问题是如何减小延时电路的相位噪声。

[0005] 为解决上述问题，本发明实施例提供一种延时电路，包括：放大单元、调节单元以及负载单元；所述放大单元耦接于所述延时电路的输入端和输出端，所述调节单元分别耦接于所述延时电路的输出端、电源电压以及控制电压，所述负载单元分别耦接于所述延时电路的输出端以及电源电压；调节单元，适于调节所述延时电路的充放电电流；放大单元，适于放大所述延时电路的输出电压；负载单元，适于为所述调节单元提供负阻抗。

[0006] 可选的，所述调节单元包括：第一调节子单元和第二调节子单元；所述第一调节子单元耦接于所述控制电压，电源电压以及所述延时电路的第一输出端；所述第二调节子单元耦接于所述控制电压，电源电压以及所述延时电路的第二输出端。

[0007] 可选的，所述第一调节子单元包括：第一晶体管和第二晶体管；所述第一晶体管的控制端耦接于所述控制电压，输入端耦接于电源电压，输出端耦接于所述延时电路的第一输出端；所述第二晶体管的控制端耦接于所述控制电压，输入端耦接于所述延时电路的第一输出端，输出端接地。

[0008] 可选的，所述第二调节子单元包括：第三晶体管和第四晶体管；所述第三晶体管的控制端耦接于所述控制电压，输入端耦接于电源电压，输出端耦接于所述延时电路的第二输出端；所述第四晶体管的控制端耦接于所述控制电压，输入端耦接于所述延时电路的第二输出端，输出端接地。

[0009] 可选的，所述负载单元包括：第五晶体管和第六晶体管；所述第五晶体管的控制端耦接于所述延时电路的第二输出端，输入端耦接于电源电压，输出端耦接于所述延时电路的第一输出端；所述第六晶体管的控制端耦接于所述延时电路的第一输出端，输入端耦接于电源电压，输出端耦接于所述延时电路的第二输出端。

[0010] 可选的，所述负载单元还包括：第七晶体管和第八晶体管；所述第七晶体管的控制端耦接于所述延时电路的第二输出端，输入端接地，输出端耦接于所述延时电路的第一输出端；所述第八晶体管的控制端耦接于所述延时电路的第一输出端，输入端接地，输出端耦接于所述延时电路的第二输出端。

[0011] 可选的，所述放大单元包括：第九晶体管；所述第九晶体管的控制端耦接于所述延时电路的第一输入端，输入端接地，输出端耦接于所述延时电路的第一输出端。

[0012] 可选的，所述放大单元还包括：第十晶体管；所述第十晶体管的控制端耦接于所述延时电路的第二输入端，输入端接地，输出端耦接于所述延时电路的第二输出端。

[0013] 为了解决上述的技术问题，本发明实施例还公开了一种压控振荡器，包括上述的延时电路；所述至少两个延时电路首尾相连成正反馈。

[0014] 与现有技术相比，本发明实施例的技术方案具有以下优点：

[0015] 通过负载单元为所述延时电路的调节单元提供负阻抗，增强了所述延时电路在输出端的等效阻抗，从而增强了所述延时电路在输出电压翻转的中间状态时的增益，使所述延时电路的翻转点斜率陡峭，实现了快速翻转，因此可产生较低的相位噪声。

[0016] 进一步的，通过由调节子单元中的两个晶体管调节所述延时电路的充放电时间，实现了低压控增益。

附图说明

[0017] 图1是现有的一种延时电路结构示意图；

[0018] 图2是本发明实施例的一种延时电路的结构示意图；

[0019] 图3是本发明实施例的一种具有差分结构的延时电路的电路结构示意图；

[0020] 图4是本发明实施例的一种压控振荡器的结构示意图。

具体实施方式

[0021] 图1所示为一种延时电路结构。其通过压控可变电容来调节输出节点ON和OP的RC常数，以实现可变延时，并通过接在反相器810和反相器820漏极的电阻性组件来减小延时电路对温度及电源电压的敏感度。但此电阻性组件的引入会导致振荡器相位噪声的恶化。该延时电路中将输入控制电压转换为电流的调节单元部分，难以在覆盖所需频率范围时，实现较小的相位噪声。

[0022] 图2示出了本发明实施例中的一种延时电路的结构示意图。如图2所示，所述延时电路可以包括：放大单元101、调节单元102以及负载单元103。所述放大单元101耦接于所述延时电路的输入端IN和输出端OUT，所述调节单元102分别耦接于所述延时电路的输出端OUT、电源电压Vdd以及控制电压Vc，所述负载单元103分别耦接于所述延时电路的输出端OUT以及电源电压Vdd。

[0023] 放大单元101，适于放大所述延时电路的输出电压。

[0024] 调节单元102，适于调节所述延时电路的充放电电流，进而相应地实现调节所述延时电路的RC充电时间常数。

[0025] 负载单元103，适于为所述调节单元102提供负阻抗。通过所述负载单元103为所述延时电路的调节单元提供负阻抗，可以增强所述延时电路在输出端OUT的等效阻抗，从而增强所述延时电路在输出电压翻转的中间状态时的增益，使所述延时电路的翻转点斜率陡峭，实现了快速翻转，因此可产生较低的相位噪声。

[0026] 在具体实施中，所述延时电路可以应用于PLL的压控振荡器中。环形振荡器是压控振荡器的一种主要实现方式，包括单端和差分两种电路结构。由于差分结构具有较好的抗噪声能力，因此本发明实施例的所述延时电路可以采用差分结构，以更好地应用于高速PLL中。

[0027] 图3示出了本发明实施例中的一种具有差分结构的延时电路的结构示意图。如图3所示，所述延时电路可以包括调节单元、负载单元303以及放大单元304。所述延时电路的调节单元可以包括第一调节子单元301和第二调节子单元302，所述第一调节子单元301耦接于控制电压Vc，电源电压Vdd以及所述延时电路的第一输出端OUTn；所述第二调节子单元302耦接于控制电压Vc，电源电压Vdd以及所述延时电路的第二输出端OUTp。

[0028] 所述延时电路的第一输入端INp的输入电压和第一输出端OUTn的输出电压为差分反相的关系。相应的，所述延时电路的第二输入端INn的输入电压和第二输出端OUTp的输出电压也为差分反相的关系。

[0029] 在具体实施中，所述第一调节子单元301可以包括：第一晶体管M1和第二晶体管M2。所述第一晶体管M1的控制端耦接于控制电压Vc，输入端耦接于电源电压Vdd，输出端耦接于所述延时电路的第一输出端OUTn。所述第二晶体管M2的控制端耦接于控制电压Vc，输入端耦接于所述延时电路的第一输出端OUTn，输出端接地。

[0030] 在上述的具体实施中，所述第一晶体管M1可以是PMOS管，所述第二晶体管M2可以是NMOS管。

[0031] 在具体实施中，与所述第一调节子单元301相对应的，所述第二调节子单元302可以包括：第三晶体管M3和第四晶体管M4；所述第三晶体管M3的控制端耦接于控制电压Vc，输入端耦接于电源电压Vdd，输出端耦接于所述延时电路的第二输出端OUTp；所述第四晶体管M4的控制端耦接于控制电压Vc，输入端耦接于所述延时电路的第二输出端OUTp，输出端接地。

[0032] 在上述的具体实施中，所述第三晶体管M3可以是PMOS管，所述第四晶体管M4可以是NMOS管。

[0033] 所述控制电压Vc是一个连续变化的模拟信号，可通过所述第一调节子单元301和所述第二调节子单元302控制所述延时电路的延时时间，即充放电时间常数RC。随着所述控制电压Vc电压值的改变，所述第一晶体管M1、第二晶体管M2、第三晶体管M3以及第四晶体管M4的跨导Gm、输出阻抗Ro都将会发生改变，从而调节所述延时电路的第一输出端OUTn以及第二输出端OUTp的充放电时间常数。

[0034] 在具体实施中，所述延时电路的负载单元303可以包括：第五晶体管M5和第六晶体管M6；所述第五晶体管M5的控制端耦接于所述延时电路的第二输出端OUTp，输入端耦接于电源电压Vdd，输出端耦接于所述延时电路的第一输出端OUTn；所述第六晶体管M6的控制端耦接于所述延时电路的第一输出端OUTn，输入端耦接于电源电压Vdd，输出端耦接于所述延时电路的第二输出端OUTp。所述第五晶体管M5和所述第六晶体管M6交叉耦合，在功能上等效于一个负电阻，作为所述延时电路放大单元304的负载，共同决定并调整所述延时电路的翻转速度。

[0035] 在上述的具体实施中，所述第五晶体管M5和所示第六晶体管M6可以是PMOS管。

[0036] 在具体实施中，所述负载单元303还可以包括：第七晶体管M7和第八晶体管M8。所述第七晶体管M7的控制端耦接于所述延时电路的第二输出端OUTp，输入端接地，输出端耦接于所述延时电路的第一输出端OUTn；所述第八晶体管M8的控制端耦接于所述延时电路的第一输出端OUTn，输入端接地，输出端耦接于所述延时电路的第二输出端OUTp。所述第七晶体管M7和所述第八晶体管M8构成了负阻对管，可以起到增强延时单元电路的高频翻转速度，提高振荡器起振能力的作用。

[0037] 在上述的具体实施中，所述第七晶体管M7可以是NMOS管，所述第八晶体管M8可以是NMOS管，形成NMOS负阻对管。

[0038] 在具体实施中，所述放大单元304可以包括：第九晶体管M9；所述第九晶体管M9的控制端耦接于所述延时电路的第一输入端INp，输入端接地，输出端耦接于所述延时电路的第一输出端OUTn。

[0039] 在具体实施中，相应的，所述放大单元304还可以包括：第十晶体管M10；所述第十晶体管M10的控制端耦接于所述延时电路的第二输入端INn，输入端接地，输出端耦接于所述延时电路的第二输出端OUTp。

[0040] 所述第九晶体管M9和所述第十晶体管M10作为输入跨导对管，放大所述延时电路的输出电压。在具体实施中，所述第九晶体管M9可以是NMOS管，所述第十晶体管M10可以是NMOS管。

[0041] 下文通过所述延时电路所处的两个状态来说明所述延时电路的所能实现的低相位噪声和低压控增益效果：

[0042] (1)当所述延时电路的第一输入端INp的输入电压、第二输入端INnInn的输入电压、第一输出端OUTn的输出电压以及第二输出端OUTp的输出电压近似相等，且都接近于VDD/2时，此时所述延时电路处于输出电压的翻转临界状态，所有的晶体管都处于饱和区。以包括第一晶体管M1、第二晶体管M2、第五晶体管M5、第六晶体管M6、第七晶体管M7M7、第八晶体管M8M8、第九晶体管M9的左半边电路为例，电路小信号增益为Gm9*Zoutn。其中，Gm9为第九晶体管M9的跨导，Zoutn为所述延时电路第一输出端OUTn输出端的等效阻抗。因为此时第一晶体管M1和第二晶体管M2都处于饱和区，因此具有较高阻抗。同时由于两组负阻对管第五晶体管M5和第六晶体管M6，第七晶体管M7M7和第八晶体管M8M8引入了负阻抗，从而进一步增强了所述延时电路的第一输出端OUTn的等效阻抗Zoutn，从而使得所述延时电路在翻转的中间状态具有很强的增益，这个快速的翻转过程、陡峭的翻转点斜率相应带来了较低的相位噪声。

[0043] (2)当所述延时电路的第一输入端INp的输入电压为近似电源电压Vdd的高电平VDD，第一输出端OUTn的输出电压为近似低电平GND，即上述延时电路的左半部分处于充电状态时，第一晶体管M1导通，使所述电源电压Vdd通过M1向所述延时电路的第一输出端OUTn充电。MOSFET饱和区的电流公式为：

[0044] 其中U为晶体管载流子的迁移速率，Cox为晶体管单位面积栅氧化层电容，W/L为晶体管宽长比，Vgs-Vth为过驱动电压。因此此时第一晶体管M1的宽长比W/L决定了充电电流的大小，也即充电时间常数。同理，放电时间常数由第二晶体管M2管决定的。所述充电放电时间常数共同决定了振荡器的振荡频率。

[0045] 因此综上，可以通过设置所述第一晶体管M1和所述第二晶体管M2的宽W和长L控制所述延时电路充电电流的大小，来得到较小的压控增益。此外，在现有的环形振荡器的延时电路中，控制电压Vc只控制一个晶体管，如NMOS或者PMOS的栅极。本发明实施例的控制电压Vc同时控制第一晶体管M1和第二晶体管M2，因此可以按比例调节M1与M2的W/L参数来实现所述控制电压Vc在大电压范围内，如0～VDD内都具有良好的线性。

[0046] 在具体实施中，可以根据电路仿真的模拟结果，对所述第一晶体管M1和所述第二晶体管M2宽W和长L参数做设置以及选型，使所述延时电路具有低压控增益和良好的线性度。

[0047] 上述晶体管的类型并不局限于本实施例所示出的类型，其可以根据实际应用的需要改变，只要能够实现同样的控制逻辑即可。可以理解的是，本实施例所示的晶体管类型或其它变化均属于本发明的保护范围。

[0048] 本发明实施例还公开了一种压控振荡器。所述压控振荡器包括至少两个上述的延时电路。所述至少两个延时电路首尾相连成正反馈。如图4所示，为由两个延时电路401和402组成的压控振荡器。

[0049] 在具体实施中，可以根据应用的需要在所述压控振荡器中做相应的设置。例如要求所述压控振荡器的输出波形为占空比接近50％的方波时，可以通过设置一级反相器进行相应的整形处理。

[0050] 虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。