半导体器件及其布局方法

摘要

在一些实施例中，半导体器件包括第一有源区、第二有源区和导电金属结构。第二有源区与第一有源区分隔开。导电金属结构布置为连接第一有源区与第二有源区。导电金属结构包括第一支柱、第二支柱和主体。第二支柱与第一支柱分隔开且主体在第一支柱和第二支柱之间延伸并连接第一支柱和第二支柱。本发明涉及半导体器件及其布局方法。

权利要求

1.一种半导体器件，包括：

第一有源区；

第二有源区，与所述第一有源区分隔开；以及

导电金属结构，布置为连接所述第一有源区和所述第二有源区，所述导电金属结构包括第一支柱、与所述第一支柱分隔开的第二支柱以及在所述第一支柱和所述第二支柱之间延伸并且连接所述第一支柱和所述第二支柱的主体，其中，所述主体的两端分别位于所述第一支柱和所述第二支柱两端部之间的位置。

2.根据权利要求1所述的半导体器件，其中，所述第一支柱和所述第二支柱中的每一个均连接所述第一有源区和所述第二有源区。

3.根据权利要求1所述的半导体器件，其中，所述第一支柱和所述第二支柱中的一个连接所述第一有源区和所述第二有源区。

4.根据权利要求1所述的半导体器件，其中，所述第一支柱连接至所述第一有源区和所述第二有源区中的一个，并且所述第二支柱连接至所述第一有源区和所述第二有源区中的另一个。

5.根据权利要求1所述的半导体器件，其中，所述第一支柱在第一方向上的宽度大于所述主体在第二方向上的宽度，所述第二方向与所述第一方向不同。

6.根据权利要求5所述的半导体器件，其中，所述第一支柱和所述第二支柱中的每一个均连接所述第一有源区和所述第二有源区。

7.根据权利要求5所述的半导体器件，其中，所述第一支柱和所述第二支柱中的一个连接所述第一有源区和所述第二有源区。

8.根据权利要求5所述的半导体器件，其中，所述第一支柱连接至所述第一有源区和所述第二有源区中的一个，并且所述第二支柱连接至所述第一有源区和所述第二有源区中的另一个。

9.根据权利要求1所述的半导体器件，其中，所述第一有源区和所述导电金属结构限定了第一晶体管，并且所述第二有源区和所述导电金属结构限定了第二晶体管，所述第一晶体管和所述第二晶体管用作反相器。

10.一种半导体器件，包括：

第一有源区；

第二有源区，与所述第一有源区分隔开；

第三有源区，与所述第二有源区和所述第一有源区分隔开；以及导电金属结构，被布置为连接所述第一有源区与所述第二有源区，所述导电金属结构包括第一支柱、与所述第一支柱分隔开的第二支柱、与所述第一支柱和所述第二支柱分隔开的第三支柱以及在所述第一支柱、所述第二支柱和所述第三支柱之间延伸并且连接所述第一支柱、所述第二支柱和所述第三支柱的主体，其中，所述主体的两端分别位于所述第一支柱、所述第二支柱和所述第三支柱两端部之间的位置。

11.根据权利要求10所述的半导体器件，其中，所述第一支柱连接所述第一有源区和所述第三有源区，所述第二支柱通过所述主体连接至所述第二有源区，并且所述第三支柱连接至所述第三有源区。

12.根据权利要求11所述的半导体器件，其中，所述第一支柱在第二方向上的长度大于所述第二支柱在所述第二方向上的长度，或所述第三支柱在所述第二方向上的长度大于所述第二支柱在所述第二方向上的长度。

13.根据权利要求10所述的半导体器件，其中，所述第一有源区和所述导电金属结构限定了第一晶体管，所述第二有源区和所述导电金属结构限定了第二晶体管，所述第一晶体管和所述第二晶体管用作第一反相器。

14.根据权利要求13所述的半导体器件，其中，所述第二有源区和所述导电金属结构还限定了第三晶体管，并且所述第三有源区和所述导电金属结构限定了第四晶体管，所述第三晶体管和所述第四晶体管用作第二反相器。

15.根据权利要求14所述的半导体器件，其中，所述第一反相器和所述第二反相器的输入端彼此连接。

16.一种设计半导体器件的布局的方法，所述方法包括：在衬底上限定第一有源区；

在所述衬底上限定与所述第一有源区分隔开的第二有源区；

布置导电金属结构以连接所述第一有源区和所述第二有源区，所述导电金属结构包括第一支柱、与所述第一支柱分隔开的第二支柱和在所述第一支柱和所述第二支柱之间延伸并且连接所述第一支柱与所述第二支柱的主体；

将第一方向上的支柱宽度分配给所述第一支柱；

将与所述第一方向不同的第二方向上的主体宽度分配给所述主体；以及调整所述支柱宽度和所述主体宽度，直到所述主体宽度大于所述支柱宽度。

17.根据权利要求16所述的方法，还包括：

延伸所述第一支柱和所述第二支柱中的每一个，以连接所述第一有源区和所述第二有源区。

18.根据权利要求17所述的方法，还包括：

将第一器件布置在所述主体和所述第二有源区之间的第一支柱处。

19.根据权利要求18所述的方法，还包括：

分配所述主体和所述第一器件之间的第一距离；

获得关于所述主体和所述第一器件之间的阈值距离的信息；以及调整所述第一距离，直到调整的所述第一距离小于所述阈值距离。

20.根据权利要求19所述的方法，其中，所述阈值距离在0nm至100nm的范围内。

说明书

半导体器件及其布局方法

技术领域

[0001] 本发明涉及半导体器件及其布局方法。

背景技术

[0002] 反相器广泛用于各种电路中。反相器用于将逻辑高状态转化成逻辑低状态，反之亦然。通常，在反相器的布局设计中，金属-1(M1)层用于连接NMOS晶体管与PMOS晶体管的各自的源极端子，而金属-2(M2)层用于连接NMOS晶体管与PMOS晶体管的各自的漏极端子。

发明内容

[0003] 为了解决现有技术中存在的问题，根据本发明的一个方面，提供了一种半导体器件，包括：第一有源区；第二有源区，与所述第一有源区分隔开；以及导电金属结构，布置为连接所述第一有源区和所述第二有源区，所述导电金属结构包括第一支柱、与所述第一支柱分隔开的第二支柱以及在所述第一支柱和所述第二支柱之间延伸并且连接所述第一支柱和所述第二支柱的主体。

[0004] 在上述半导体器件中，所述第一支柱和所述第二支柱中的每一个均连接所述第一有源区和所述第二有源区。

[0005] 在上述半导体器件中，所述第一支柱和所述第二支柱中的一个连接所述第一有源区和所述第二有源区。

[0006] 在上述半导体器件中，所述第一支柱连接至所述第一有源区和所述第二有源区中的一个，并且所述第二支柱连接至所述第一有源区和所述第二有源区中的另一个。

[0007] 在上述半导体器件中，所述第一支柱在第一方向上的宽度大于所述主体在第二方向上的宽度，所述第二方向与所述第一方向不同。

[0008] 在上述半导体器件中，所述第一支柱和所述第二支柱中的每一个均连接所述第一有源区和所述第二有源区。

[0009] 在上述半导体器件中，所述第一支柱和所述第二支柱中的一个连接所述第一有源区和所述第二有源区。

[0010] 在上述半导体器件中，所述第一支柱连接至所述第一有源区和所述第二有源区中的一个，并且所述第二支柱连接至所述第一有源区和所述第二有源区中的另一个。

[0011] 在上述半导体器件中，所述第一有源区和所述导电金属结构限定了第一晶体管，并且所述第二有源区和所述导电金属结构限定了第二晶体管，所述第一晶体管和所述第二晶体管用作反相器。

[0012] 根据本发发明的另一方面，还提供了一种半导体器件，包括：第一有源区；第二有源区，与所述第一有源区分隔开；第三有源区，与所述第二有源区和所述第一有源区分隔开；以及导电金属结构，被布置为连接所述第一有源区与所述第二有源区，所述导电金属结构包括第一支柱、与所述第一支柱分隔开的第二支柱、与所述第一支柱和所述第二支柱分隔开的第三支柱以及在所述第一支柱、所述第二支柱和所述第三支柱之间延伸并且连接所述第一支柱、所述第二支柱和所述第三支柱的主体。

[0013] 在上述半导体器件中，所述第一支柱连接所述第一有源区和所述第三有源区，所述第二支柱通过所述主体连接至所述第二有源区，并且所述第三支柱连接至所述第三有源区。

[0014] 在上述半导体器件中，所述第一支柱在第二方向上的长度大于所述第二支柱在所述第二方向上的长度，或所述第三支柱在所述第二方向上的长度大于所述第二支柱在所述第二方向上的长度。

[0015] 在上述半导体器件中，所述第一有源区和所述导电金属结构限定了第一晶体管，所述第二有源区和所述导电金属结构限定了第二晶体管，所述第一晶体管和所述第二晶体管用作第一反相器。

[0016] 在上述半导体器件中，所述第二有源区和所述导电金属结构还限定了第三晶体管，并且所述第三有源区和所述导电金属结构限定了第四晶体管，所述第三晶体管和所述第四晶体管用作第二反相器。

[0017] 在上述半导体器件中，所述第一反相器和所述第二反相器的输入端彼此连接。

[0018] 根据本发明的又一方面，还提供了一种设计半导体器件的布局的方法，所述方法包括：在衬底上限定第一有源区；在所述衬底上限定与所述第一有源区分隔开的第二有源区；布置导电金属结构以连接所述第一有源区和所述第二有源区，所述导电金属结构包括第一支柱、与所述第一支柱分隔开的第二支柱和在所述第一支柱和所述第二支柱之间延伸并且连接所述第一支柱与所述第二支柱的主体；将第一方向上的支柱宽度分配给所述第一支柱；将与所述第一方向不同的第二方向上的主体宽度分配给所述主体；以及调整所述支柱宽度和所述主体宽度，直到所述主体宽度大于所述支柱宽度。

[0019] 在上述方法中，还包括：延伸所述第一支柱和所述第二支柱中的每一个，以连接所述第一有源区和所述第二有源区。

[0020] 在上述方法中，还包括：将第一器件布置在所述主体和所述第二有源区之间的第一支柱处。

[0021] 在上述方法中，还包括：分配所述主体和所述第一器件之间的第一距离；获得关于所述主体和所述第一器件之间的阈值距离的信息；以及调整所述第一距离，直到调整的所述第一距离小于所述阈值距离。

[0022] 在上述方法中，所述阈值距离在0nm至100nm的范围内。

附图说明

[0023] 当结合附图进行阅读时，根据下面详细的描述可以更好地理解本发明。应该强调的是，根据工业中的标准实践，各种部件没有被按比例绘制。实际上，为了清楚地讨论，各种部件的尺寸可以被任意地增加或减少。

[0024] 图1A是根据一些实施例的半导体器件的示意性布局图。

[0025] 图1B是根据一些实施例的图1A所示的半导体器件沿着线A-A’截取的截面图。

[0026] 图1C是根据一些实施例的图1A所示的半导体器件沿着线B-B’截取的截面图。

[0027] 图1D是根据一些实施例的图1A所示的半导体器件的等效电路的电路图。

[0028] 图2是根据一些实施例的半导体器件的示意性布局图。

[0029] 图3是示出了在多晶结构上的接触件的灵活位置的示意图。

[0030] 图4是根据一些实施例的示出了半导体器件中的电流路径的示意图。

[0031] 图5A是根据一些实施例的半导体器件的示意图。

[0032] 图5B是根据一些实施例的图5A所示的半导体器件的示意性布局图。

[0033] 图6是根据一些实施例的半导体器件的示意性布局图。

[0034] 图7是根据一些实施例的半导体器件的示意性布局图。

[0035] 图8是根据一些实施例的半导体器件的示意性布局图。

[0036] 图9A是根据一些实施例的半导体器件的示意性布局图。

[0037] 图9B是根据一些实施例的图9A所示的半导体器件的衬底沿着线C-C’截取的截面图。

[0038] 图9C是根据一些实施例的图9A所示的半导体器件的衬底沿着线D-D’截取的截面图。

[0039] 图9D是根据一些实施例的图9A所示的半导体器件的等效电路的电路图。

[0040] 图9E是图9D示出的等效电路的电路符号。

[0041] 图10A是根据一些实施例的半导体器件的示意图。

[0042] 图10B是根据一些实施例的半导体器件的示意性布局图。

[0043] 图11是根据一些实施例的示出了设计半导体器件的布局的方法的流程图。

具体实施方式

[0044] 以下公开内容提供了许多不同实施例或实例，用于实现所提供主题的不同特征。以下将描述组件和布置的特定实例以简化本发明。当然，这些仅是实例并且不意欲限制本发明。另外，本发明可以在多个实例中重复参考标号和/或字符。这种重复是为了简化和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。

[0045] 本文使用的术语仅用于描述具体实施，而不用于限制所附权利要求。例如，除非另有限制，否则，单数形式的术语“一个”或“所述”还可表示复数形式。诸如“第一”和“第二”的术语用于描述各种器件、区域和层等，但是这些术语仅用于区分一个器件、一个区域或一层与另一个器件、另一个区域或另一层。因此，在不背离所要求主题的精神的情况下，第一区域还可被称为第二区域，并且通过类比推断出其他。此外，诸如“在…下”、“在…上”、“向上的”、“向下的”等的空间定位术语用于描述附图中器件或特征与另一个器件或另一个特征之间的关系。应该注意，空间定位术语可包括除了附图中所示器件的定向以外的器件的不同定向。

[0046] 图1A是根据一些实施例的半导体器件10的示意性布局图。参考图1A，半导体器件10包括衬底12和多晶结构130。衬底12包括第一有源区110和第二有源区120。多晶结构130形成在衬底12上，且连接第一有源区110与第二有源区120。在本实施例中，第一有源区110和第二有源区120基本在第一方向FD上延伸。

[0047] 多晶结构130包括第一支柱(leg)132、第二支柱134和主体136。第一支柱132连接第一有源区110与第二有源区120，并且基本在第二方向SD上延伸。在实施例中，第二方向SD垂直于第一方向FD。第二支柱134也连接第一有源区110与第二有源区120，并且基本在第二方向SD上延伸。主体136基本在第一方向FD上延伸，且连接第一支柱132与第二支柱134。尽管在通篇说明书中示例性多晶结构用于半导体器件，但是在一些实施例中，半导体器件10包括用作多晶结构的导电金属结构。例如，导电金属结构包括氮化钛(TiN)。

[0048] 半导体器件10还包括用于互连的接触件。在本实施例中，第一接触件1401和第二接触件1402用于电连接第一有源区110和图案化的导电层150(例如，金属-1层)。此外，第三接触件1403和第四接触件1404用于电连接第二有源区120和金属-1层150。此外，第五接触件1405用于电连接多晶结构130与金属-1层150。

[0049] 参考图1A所示和所述的布局方法可广泛地应用于使用反相器的电路，诸如模数转换器(ADC)、数模转换器(DAC)和多路复用器。

[0050] 图1B是根据一些实施例的图1A所示的半导体器件10沿着线A-A’截取的截面图。参考图1B，第一有源区110包括第一n型区112和第二n型区114。第一n型区112、第二n型区114和多晶结构130用作N型金属氧化物半导体(NMOS)晶体管170。第一n型区112用作NMOS晶体管170的漏极端子，并且通过第一接触件1401连接至金属-1层150。第二n型区114用作NMOS晶体管170的源极端子，并且通过第二接触件1402连接至金属-1层150，以接收基准电压VSS，诸如接地电压。多晶结构130用作NMOS晶体管170的栅极端子。

[0051] 图1C是根据一些实施例的图1A所示的半导体器件10沿着线B-B’截取的截面图。第二有源区120包括第一p型区122和第二p型区124。第一p型区122、第二p型区124和多晶结构130用作P型金属氧化物半导体(PMOS)晶体管180。

[0052] 第一p型区122用作PMOS晶体管180的漏极端子，并且通过第三接触件1403连接至金属-1层150。回参考图1A，第三接触件1403、金属-1层150和第一接触件1401用于连接NMOS晶体管170与PMOS晶体管180，参考图1C，使得NMOS晶体管170和PMOS晶体管180的漏极端子彼此连接。

[0053] 第二p型区124用作PMOS晶体管180的源极端子，并且通过第四接触件1404连接至金属-1层150，以接收电源电压VDD。

[0054] 多晶结构130用作PMOS晶体管180的栅极端子。因此，多晶结构130用作NMOS晶体管170和PMOS晶体管180的共用栅极。

[0055] 如图1A、图1B和图1C所示，没有用于连接NMOS晶体管170与PMOS晶体管180的金属-2层。这种布局方法可在反相器区域中无需金属掩模。此外，金属-2层工艺窗口可增大，将参考图2给出详细地描述。

[0056] 图1D是根据一些实施例的半导体器件10的等效电路15的电路图。参考图1D，等效电路15包括NMOS晶体管170和PMOS晶体管180。NMOS170的源极端子连接至基准电压VSS。NMOS晶体管170和PMOS晶体管180的栅极端子在节点A处连接在一起。NMOS晶体管170和PMOS晶体管180的漏极端子在节点Q处连接在一起。PMOS晶体管180的源极端子连接至电源电压VDD。在本实施例中，NMOS晶体管170和PMOS晶体管180用作反相器。

[0057] 图2是根据一些实施例的半导体器件20的示意性布局图。半导体器件20包括衬底22，衬底22进一步包括第一器件区24和第二器件区26。第一器件区24中的半导体组件与参考图1A所述和所示的衬底12中的半导体组件类似。因此，在第一器件区24中没有提供金属-
2层。

[0058] 第二器件区26包括相比于反相器可具有其他功能的电路。为了方便，在第二器件区26中，图2中仅示出了金属-1层210、通孔220和金属-2层230。第一金属-1层210通过通孔220电连接至金属-2层230。与第一器件区24相比，在第二器件区26中使用金属-2层。因为在第一器件区24中未提供金属-2层，所以金属-2层230可延伸至第一器件区24，这样有利于设计灵活性。在这种情况下，在制造半导体器件20过程中，可相应地增大金属-2工艺窗口。相比之下，如果将金属-2层用于第一器件区24中，由于两个金属-2层之间的距离限制，所以金属-2层230可能不会延伸至第一器件区24，特别考虑到提高了缩小器件部件尺寸的需求。

[0059] 图3是示出了在多晶结构130上的接触件的灵活位置的示意图。为了说明，图3中仅示出了有源区、多晶结构和接触件。此外，为了方便，图3示出了第一目标接触件3401、第一实际接触件3402、第二目标接触件3403和第二实际接触件3404。目标接触件指接触件计划形成的位置，而实际接触件指代接触件真实形成的位置。参考图3，由于制造偏差，第一目标接触件3401和第一实际接触件3402之间以及第二目标接触件3403和第二实际接触件3404之间可分别存在偏移OS1和OS2。

[0060] 在本实施例中，由于第一支柱132在第二方向SD上延伸，所以，即使第二目标接触件3403偏离第二实际接触件3404，第二实际接触件3404仍与多晶结构130的第一支柱132接触。因此，多晶结构130与金属-1层之间的电传导不受影响，并且由NMOS晶体管170和PMOS晶体管180形成的反相器的功能也不受影响。

[0061] 类似地，由于主体136在第一方向FD上延伸，所以，即使第一目标接触件3401偏离第一实际接触件3402，第一实际接触件3402仍与多晶结构130的主体136接触。因此，多晶结构130与金属-1层之间的电传导不受影响，并且由NMOS晶体管170和PMOS晶体管180形成的反相器的功能也不受影响。

[0062] 在一些现有方法中，多晶结构仅包括第二方向SD上的支柱，如支柱130。单个支柱用于电连接NMOS晶体管与PMOS晶体管，并且用作NMOS晶体管和PMOS晶体管的共用栅极。如果制造工艺期间在第一方向FD上发生偏移，那么，接触件可部分位于或完全不位于多晶结构处。因此，多晶结构与金属-1层之间的电传导受到影响，并且反相器的功能也受到不良影响。通过比较，根据本发明的多晶结构130允许接触件位置的更灵活的工艺窗口或覆盖窗口。例如，在主体136与第一支柱132和第二支柱134之间的接合(joints)处，容许从第二目标接触件3403到第二实际接触件3404的偏移，而这在现有方法中是不允许的。

[0063] 图4是示出了图1A中示出的半导体器件10中电流路径CP的示意图。参考图4，第一支柱132可被分成第一支路(branch)132A和第二支路132B。第二支柱134可被分成第一支路134A和第二支路134B。当半导体器件10接收电力时，如电流路径CP所示，电流主要通过主体
136从第一支路132A流向第二支路134B，并且较少的电流流进第二支路132B或第一支路
134A。因此，第二支路132B和第一支路134A相对不重要并且可分别与第一支柱132和第二支柱134分隔开。将参考图5A至图5B、图6和图7描述这种布局方法和制造方法。

[0064] 图5A是根据一些实施例的半导体器件50A的示意图。例如，除了在制造工艺期间第一器件53A应用于半导体器件50A以外，半导体器件50A与图1A所述和所示的半导体器件10类似。第一器件53A的功能与光刻胶的功能类似，该第一器件53A可用于去除多晶结构130的在蚀刻工艺中被第一器件53A覆盖的部分。第一器件53A形成在主体136和第二有源区120之间的第一支柱132处。第一器件53A在第二方向SD上具有宽度Wf1且在第一方向FD上具有长度Lf1。在一些实施例中，宽度Wf1的范围是第一支柱132在第一方向FD上的宽度W1的2至2.6倍。在一些实施例中，长度Lf1在约120纳米(nm)至170nm的范围内。

[0065] 为了防止第一器件53A覆盖第二有源区120，使得可能不小心地去除被第一器件53A覆盖的第二有源区120，主体136和第一器件53A之间的距离可保持小于阈值距离Dth。在一些实施例中，阈值距离Dth在0nm至100nm的范围内。在阈值距离Dth接近0的情况下，可完全去除第二支路132B。在另一个实施例中，阈值距离Dth在15nm至30nm的范围内。在另一个实施例中，阈值距离Dth在25nm至40nm的范围内。在又一个实施例中，阈值距离Dth在30nm至60nm的范围内。

[0066] 图5B是根据一些实施例的半导体器件50A的示意性布局图。参考图5B，为了方便，仅示出了有源区和多晶结构。蚀刻工艺之后，去除第一支柱132的被第一器件53A覆盖的部分。通过缩短第一支柱132的长度，降低了多晶结构130的多晶电阻，使得提高了包括由PMOS晶体管180和NMOS晶体管170形成的反相器的电路的操作速度。

[0067] 图6是根据一些实施例的半导体器件60的示意性布局图。参考图6和图5A，在实施例中的第一器件53A形成在主体136和第一有源区110之间的第二支柱134处。第一器件53A用于去除第二支柱134的被第一器件53A覆盖的部分。在一些实施例中，主体136和第一器件53A之间的距离保持小于阈值距离Dth。在一些实施例中，阈值距离Dth在0nm至100nm的范围内。在另一个实例中，阈值距离Dth在15nm至30nm的范围内。在另一个实施例中，阈值距离Dth在25nm至40nm的范围内。在又一个实施例中，阈值距离Dth在30nm至60nm的范围内。

[0068] 图7是根据一些实施例的半导体器件70的示意性布局图。在布局设计中，两个第一器件53A分别布置在主体136和第二有源区120之间的第一支柱132处以及主体136和第一有源区110之间的第二支柱134处。每个第一器件53A与主体136间隔一段小于阈值距离Dth的距离。参考图7，在形成的多晶结构130中，已经去除了第二支柱134的一部分和第一支柱132的一部分。

[0069] 图8是根据一些实施例的半导体器件80的示意性布局图。参考图8，除了多晶结构830外，半导体器件80与参考图1A所述和所示的半导体器件10类似。此外，除了主体836在第二方向SD上具有宽度W2和第一支柱132在第一方向FD上具有W1以外，多晶结构830与参考图
1A所述和所示的多晶结构130类似。

[0070] 通过这种设计，可降低多晶电阻。基于如图4所示实施例中描述的类似原因，如电流路径CP1所示，电流主要流进多晶结构830的一部分。因为电阻与路径的平均宽度成反比，所以多晶电阻随着多晶结构830的宽度W2的增加而减小。

[0071] 因为第一支柱132的第二支路132B和第二支柱134的第一支路134A在电流传导中不重要，所以在一些实施例中，可从多晶结构830去除第一支柱132的第二支路132B的一部分或全部。因此，多晶结构830的第一支柱132与参考图5B所述和所示的第一支柱132类似。同样地，可从多晶结构830去除第二支柱134的第一支路134A的一部分或全部。因此，多晶结构830的第二支柱134与参考图6所述和所示的第二支柱134类似。类似地，可从多晶结构830去除第一支柱132的第二支路132B和第二支柱134的第一支路134A中的每一个的一部分或全部。因此，多晶结构830的第一支柱132和第二支柱134与参考图7所述和所示的支柱类似。

[0072] 图9A是根据一些实施例的半导体器件90的示意性布局图。参考图9A，半导体器件90包括衬底92和衬底92上的多晶结构450。衬底92包括第一有源区410、第二有源区420和第三有源区430。第一有源区410、第二有源区420和第三有源区430基本在第一方向FD上延伸。

[0073] 多晶结构450包括第一支柱452、第二支柱454、第三支柱456和主体458。第一支柱452连接第一有源区410与第二有源区420，并且基本在第二方向SD上延伸。第二支柱454连接至第二有源区420，并且基本在第二方向SD上延伸穿过主体458。第三支柱456连接至第三有源区430，并且基本在第二方向SD上延伸。主体458基本在第一方向FD上延伸，并且布置为连接第一支柱452、第二支柱454与第三支柱456。

[0074] 半导体器件90还包括用于互连的接触件。在本实施例中，第一接触件4401和第二接触件4402用于电连接第一有源区410与图案化的导电层470,(例如，金属-1层)。此外，第三接触件4403、第四接触件4404和第五接触件4405用于电连接第二有源区420与金属-1层470。此外，第六接触件4406和第七接触件4407用于电连接第三有源区430与金属-1层470。
此外，第八接触件4408用于电连接多晶结构450与金属-1层470。

[0075] 图9B是根据一些实施例的图9A所示的半导体器件90沿着线C-C’截取的截面图。参考图9B，第一有源区410包括第一n型区411和第二n型区412。第一n型区411、第二n型区412和多晶结构450用作第一NMOS晶体管460。第一n型区411用作第一NMOS晶体管460的漏极端子，并且通过第一接触件4401连接至金属-1层470。第二n型区412用作第一NMOS晶体管460的源极端子，并且通过第二接触件4402连接至金属-1层470，以接收基准电压VSS。多晶结构450用作第一NMOS晶体管460的栅极端子。

[0076] 第三有源区430包括第一n型区431和第二n型区432。第一n型区431、第二n型区432和多晶结构450用作第二NMOS晶体管466。第一n型区431用作第二NMOS晶体管466的源极端子，并且通过第六接触件4406连接至金属-1层470，以接收基准电压VSS。第二n型区432用作第二NMOS晶体管466的漏极端子，并且通过第七接触件4407连接至金属-1层470。多晶结构450用作第二NMOS晶体管466的栅极端子。因此，多晶结构450用作第一NMOS晶体管460和第二NMOS晶体管466的共用栅极。

[0077] 图9C是根据一些实施例的图9A所示的半导体器件90沿着线D-D’截取的截面图。参考图9C，第二有源区420包括第一p型区421、第二p型区422和第三p型区423。第一p型区421、第二p型区422和多晶结构450用作第一PMOS晶体管462。第一p型区421用作第一PMOS晶体管462的漏极端子，并且通过第三接触件4403连接至金属-1层470。回参考图9A，第三接触件
4403、金属-1层470和第一接触件4401用于连接第一NMOS晶体管460与第一PMOS晶体管462，参考图9C，使得第一NMOS晶体管460和第一PMOS晶体管462的漏极端子彼此连接。第二p型区
422用作第一PMOS晶体管462的源极端子，并且通过第四接触件4404连接至金属-1层470，以接收电源电压VDD。多晶结构450用作第一PMOS晶体管462的栅极端子。

[0078] 类似地，第二p型区422、第三p型区423和多晶结构450用作第二PMOS晶体管464。第二p型区422还用作第二PMOS晶体管464的源极端子，并且通过第四接触件4404连接至金属-1层470，以接收电源电压VDD。第二p型区422是第一PMOS晶体管462和第二PMOS晶体管464的共用源极。第三p型区423用作第二PMOS晶体管464的漏极端子，并且通过第五接触件4405连接至金属-1层470。回参考图9A，第五接触件4405、金属-1层470和第七接触件4407用于将第二PMOS晶体管464连接至第二NMOS晶体管466，参考图9A，从而使得第二PMOS晶体管464和第二NMOS晶体管466的漏极端子彼此连接。多晶结构450用作第二PMOS晶体管464的栅极端子。
因此，多晶结构450用作第一NMOS晶体管460、第二NMOS晶体管466、第一PMOS晶体管462和第二PMOS晶体管464的共用栅极。

[0079] 参考图9A所示和所述的布局方法可广泛地应用于使用反相器的电路，诸如模数转换器(ADC)、数模转换器(DAC)和多路复用器。

[0080] 如图9A、图9B和图9C所示，没有用于连接第一NMOS晶体管460、第二NMOS晶体管466、第一PMOS晶体管462与第二PMOS晶体管464的金属-2层。基于图1A、图1B和图1C所示实施例中描述的类似原因，这种布局方法在反相器区域中无需金属掩模。此外，基于图2所示实施例中描述的类似原因，可增大金属-2层工艺窗口。

[0081] 此外，基于图3所示实施例中描述的类似原因，由于主体458在第一方向FD上延伸，所以，如果在制造工艺期间在第一方向FD上发生偏移，那么接触件仍与多晶结构450的主体458接触。因此，多晶结构450与金属-1层之间的电传导不受影响，并且由第一NMOS晶体管
460、第二NMOS晶体管466、第一PMOS晶体管462和第二PMOS晶体管464形成的两个反相器的功能也不受影响。

[0082] 此外，根据本发明的多晶结构450允许对于接触位置的更灵活的工艺窗口或覆盖窗口。例如，在主体458与第一支柱452和第二支柱454之间的接合处，可容许接触位置的偏移，这在现有方法中是不允许的。

[0083] 图9D是根据一些实施例的半导体器件90的等效电路145的电路图。参考图9D，等效电路145包括第一NMOS晶体管460、第二NMOS晶体管466、第一PMOS晶体管462和第二PMOS晶体管464。

[0084] 第一NMOS晶体管460的源极端子连接至节点VSS。第一NMOS晶体管460和第一PMOS晶体管462的栅极端子在节点x处连接在一起。第一NMOS晶体管460和第一PMOS晶体管462的漏极端子在节点y处连接在一起。第一PMOS晶体管462的源极端子连接至电源电压VDD。在本实施例中，第一NMOS晶体管460和第一PMOS晶体管462用作第一反相器inv 1。

[0085] 同样地，第二NMOS晶体管466的源极端子连接至节点VSS。第二NMOS晶体管466和第二PMOS晶体管464的栅极端子在节点x处连接在一起。第二NMOS晶体管466和第二PMOS晶体管464的漏极端子在节点z处连接在一起。第二PMOS晶体管464的源极端子连接至节点VDD。第二NMOS晶体管466和第二PMOS晶体管462用作第二反相器inv 2。

[0086] 图9E是根据一些实施例的等效电路145的电路符号。参考图9E，第一反相器inv 1和第二反相器inv 2的输入端在节点x处连接在一起。反相器inv 1的输出端连接至节点y。反相器inv 2的输出端连接至节点z。

[0087] 图10A是根据一些实施例的半导体器件100的示意图。为了说明，仅示出了有源区和多晶结构。参考图10A，例如，除了第一器件53A应用于半导体器件100外，半导体器件100与参考图9所述和所示的半导体器件90类似。本实施例中的第一器件53A形成在主体458和第一有源区410(或第三有源区430)之间的第二支柱454处。第一器件53A在第二方向SD上具有宽度Wf1且在第一方向FD上具有长度Lf1。在一些实施例中，第一器件53A的宽度Wf1的范围是第一支柱452的宽度W1的2至2.6倍。此外，第一器件53A的长度Lf1在约120nm至170nm的范围内。

[0088] 为了防止第一器件53A与第一有源区410或第三有源区430重叠，使得非故意地去除被第一器件53A覆盖的第一有源区410或第三有源区430，所以主体458和第一器件53A之间的距离保持小于阈值距离Dth2。在一些实施例中，阈值距离Dth2在0nm至100nm的范围内。在另一个实施例中，阈值距离Dth2在15nm至30nm的范围内。在另一个实施例中，阈值距离Dth2在25nm至40nm的范围内。在又一个实施例中，阈值距离Dth2在30nm至60nm的范围内。

[0089] 图10B是根据一些实施例的半导体器件100的示意性布局图。参考图10B，为了方便，仅示出了有源区和多晶结构。蚀刻工艺之后，去除第二支柱454的被第一器件53A覆盖的部分。通过缩短第二支柱454的长度，降低了多晶结构450的多晶电阻，使得提高了包括由第一NMOS晶体管460、第二NMOS晶体管466、第一PMOS晶体管462和第二PMOS晶体管464形成的两个反相器的电路的操作速度。

[0090] 图11是根据一些实施例的示出了设计半导体器件的布局的方法的流程图。参考图11，在操作1702中，第一有源区和第二有源区被限定在衬底上，并且提供多晶结构以连接第一有源区与第二有源区。多晶结构包括第一支柱、第二支柱和主体。主体被布置为连接第一支柱与第二支柱。

[0091] 在操作1704中，最初，第一方向上的支柱宽度被分配给第一支柱，并且不同于第一方向的第二方向上的主体宽度被分配给主体。在实施例中，主体宽度在40nm至90nm的范围内。

[0092] 在操作1706中，确定主体宽度是否大于支柱宽度。如果否，在操作1708中，调整主体宽度和支柱宽度并重复操作1706。如果是，在操作1710中，确定主体的最佳主体宽度。

[0093] 操作1710之后，在操作1712中，第一器件设置在主体和第二有源区之间的第一支柱处。

[0094] 在操作1714中，分配主体和第一器件之间的第一距离。

[0095] 在操作1716中，获得关于主体与第一器件之间的阈值距离的信息。

[0096] 在操作1718中，确定第一距离是否短于阈值距离。如果否，在操作1720中，调整第一距离且重复操作1718。如果是，在操作1722中，获得最佳第一距离。

[0097] 应该注意，操作1702至1710和操作1712至1722可彼此独立。没有操作1712至1722的情况下可单独地实施操作1702至1710。同样地，没有操作1702至1710的情况下可单独地实施操作1712至1722。可选地，操作1702至1710和操作1712至1722的顺序是可互换的。

[0098] 一些实施例具有下列特征和/或优点中的一个或组合。在一些实施例中，半导体器件包括第一有源区、第二有源区和导电金属结构。第二有源区与第一有源区分隔开。导电金属结构布置为连接第一有源区与第二有源区。导电金属结构包括第一支柱、第二支柱和主体。第二支柱与第一支柱分隔开。主体在第一支柱与第二支柱之间延伸且连接第一支柱与第二支柱。

[0099] 在一些实施例中，在一种设计半导体器件的布局的方法中，第一有源区和第二有源区限定在衬底上，并且提供导电金属结构。导电金属结构被布置为连接第一有源区与第二有源区。导电金属结构包括第一支柱、第二支柱和主体。主体被布置为连接第一支柱与第二支柱。第一有源区、第二有源区和导电金属结构由反相器的一部分图案构成。第一方向上的支柱宽度被分配给第一支柱。垂直于第一方向的第二方向上的主体宽度被分配给主体。调整支柱宽度和主体宽度，直到主体宽度大于支柱宽度。

[0100] 在一些实施例中，在一种制造半导体器件的方法中，提供了衬底。第一有源区和第二有源区形成在衬底中。导电金属结构设置在衬底上，以连接第一有源区与第二有源区。导电金属结构包括第一支柱、第二支柱和主体。主体被布置为连接第一支柱与第二支柱。第一有源区、第二有源区和导电金属结构由反相器的一部分图案构成。

[0101] 上面论述了若干实施例的特征，使得本领域的技术人员可以更好地理解本发明的各个方面。本领域的技术人员应该理解，可以很容易地使用本发明作为基础来设计或更改其他用于达到与这里所介绍实施例相同的目的和/或实现相同优点的工艺和结构。本领域的技术人员也应该意识到，这种等效构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，可以进行多种变化、更换以及改变。