基于片上变压器的边缘组合式数字倍频器

摘要

基于片上变压器的边缘组合式数字倍频器，涉及数字倍频器。设有第一、第二边缘组合器和基于片上变压器的双极点负载网络；第一和第二边缘组合器的输入信号均由2n个相位差为360°/2n的信号组成，第一边缘组合器输出端连接片上变压器的初级线圈一端和输入电容的上极板，第二边缘组合器输出端连接片上变压器的初级线圈另一端和输入电容下极板，片上变压器的初级线圈中间节点接第一和第二边缘组合器的供电电压或整个基于片上变压器的边缘组合式数字倍频器的供电电压；片上变压器的次级线圈一端连接输出电容的上极板作为输出信号的正极，片上变压器的次级线圈另一端连接输出电容的下极板作为输出信号的负极；片上变压器的次级线圈中间节点接地。

权利要求

1.基于片上变压器的边缘组合式数字倍频器，其特征在于设有第一边缘组合器、第二边缘组合器、基于片上变压器的双极点负载网络；

所述第一边缘组合器和第二边缘组合器的输入信号均由2n个相位差为360°/2n的信号组成，第一边缘组合器的输出端连接片上变压器的初级线圈一端和输入电容的上极板，第二边缘组合器的输出端连接片上变压器的初级线圈的另一端和输入电容的下极板，片上变压器的初级线圈中间节点接第一边缘组合器和第二边缘组合器的供电电压或整个基于片上变压器的边缘组合式数字倍频器的供电电压；片上变压器的次级线圈一端连接输出电容的上极板作为输出信号的正极，片上变压器的次级线圈另一端连接输出电容的下极板作为输出信号的负极；片上变压器的次级线圈中间节点接地或接下一级电路模块的偏置电压或悬空；

所述边缘组合器由2n组晶体管组成，电路负载部分由片上差分变压器、输入电容和输出电容组成，n为偶数自然数，所述晶体管采用共源共栅NMOS晶体管、共源共栅PMOS晶体管、共源共栅Bipolar晶体管中的一种；差分变压器初级线圈中间节点接电源电压，用以给整个基于片上变压器的边缘组合式数字倍频器供电，次级线圈中间节点接地或接下一级电路的偏置电压或悬空；在第一边缘组合器中，晶体管N1cs,i的源极接地，i＝0，1…(n-1)，晶体管N1cs,i的漏极连接晶体管N1cg,i的源极，i＝0，1…(n-1)，晶体管N1cs,i的栅极连接信号pn+1+2×i,其中i＝0，1…(n/2-1)；当i大于(n/2-1)时，晶体管N1cs,i的栅极连接信号p1+2×i-n，其中i＝n/2，(n/2+1)…(n-1)；晶体管N1cg,i的栅极分别连接信号p2×i,其中i＝0，1…(n-1)；

晶体管N1cg,i的漏极共同连接片上变压器的初级线圈的一端和输入电容的上极板，其中i＝

0，1…(n-1)；在第二边缘组合器中，晶体管N2cs,i的源极接地，其中i＝0，1…(n-1)，晶体管N2cs,i的漏极连接晶体管N2cg,i的源极，其中i＝0，1…(n-1)，晶体管N2cs,i的栅极连接信号pn+2+2×i,其中i＝0，1…(n/2-2)；当i大于n/2-2时，晶体管N2cs,i的栅极连接信号p2×i-n+2，其中i＝n/2-1，n/2+1…(n-1)；晶体管N2cg,i的栅极分别连接信号p2×i+1,其中i＝0，1…(n-1)；

晶体管N2cg,i的漏极共同连接片上变压器的初级线圈的另一端和输入电容的下极板，其中i＝0，1…(n-1)；片上变压器的初级线圈中间节点接边缘组合器的供电电压或整个倍频器的供电电压；片上变压器的次级线圈的一端连接输出电容的上极板作为输出信号的正极，片上变压器的次级线圈的另一端连接输出电容的下极板作为输出信号的负极；片上变压器的次级线圈中间节点接地或接下一级电路模块的偏置电压或悬空。

说明书

基于片上变压器的边缘组合式数字倍频器

技术领域

[0001] 本发明涉及数字倍频器，尤其是涉及一种具有宽带、高谐波抑制功能的基于片上变压器的边缘组合式数字倍频器。

背景技术

[0002] 随着现代半导体工业的高速发展，深亚微米的数字CMOS工艺持续地向更小的尺寸演进，从90nm到65nm，随后是40nm，28nm…，单元面积硅片的加工成本在量产时依然能够保持在大约0.1～0.2美金/mm2；而对于集成电路而言，与之伴随的是更小的芯片尺寸、更快的工作速度和更低的功耗。因此受益于现代先进半导体技术的飞速发展，不管是消费类电子产品、移动电话、蓝牙模块，还是雷达探测、卫星通信、工业部门和消费者都可以以更低的成本获得更佳的功能体验。

[0003] 然而，在深亚微米的数字CMOS工艺飞速发展的浪潮中，基于传统模拟技术的射频/微波/毫米波集成电路依然依赖于SiGe BiCMOS、RF CMOS或GaAs工艺，即对于衬底、晶体管、及金属线厚度等提出更高的要求，因此相对于数字电路而言，射频前端收发机的成本高昂了许多；同时，由于射频前端及数字基带均需采用不同半导体工艺的结果，造成了射频/模拟/数字电路SOC(片上系统)系统级芯片发展缓慢。因此，采用数字技术来设计射频/微波/毫米波集成电路是降低射频前端收发机成本和提高片上系统芯片集成度的有效途径之一。

[0004] 传统的边缘组合式(Edge Combining)数字倍频器的结构框图如图1所示，该电路由边缘组合器(EC1、EC2)以及负载(Z1、Z2)组成，2n个输入信号由2n个相位差为360°/2n的周期性信号组成(n为偶数自然数)。图2是传统边缘组合式数字倍频器的一个示例，在该倍频器中输入信号为n组相位差为180°/n的差分信号对(共2n个相位)，其中n为偶数自然数。为表述方便这里把相位为0°、180°×1/n、180°×2/n…、180°×(2n-1)/n、360°的信号按顺序称为p0、p1、…、p2n-1,其中pn+i与pi(i＝1、2…)相位差为180°。如图2所示，边缘组合器模块由2n组共源共栅(Cascode)NMOS晶体管(也可以是PMOS、Bipolar等类型的晶体管)N1cs,0～N1cs,n-1、N2cs,0～N2cs,n-1以及N1cg,0～N1cg,n-1、N2cg,0～N2cg,n-1组成，电感L1和L2为电路负载。只有当连接串联的NMOS晶体管的两个信号同时为高电平时，该支路才有电流，且把输出端下拉到低电平。因此，通过对2n个信号进行有规律的排列连接到EC倍频器中，让每个Tin/n(Tin为输入信号的周期)的时间段内只有一个支路导通并把输出端电位下拉到低电平，具体波形示意图如图3所示。结果，在输出端可以获得周期为Tin/n的信号，即输出信号频率是输入信号频率的n倍，电路实现了n倍频的作用([1]Hong-Yi Huang and Jian-Hong Shen,"A DLL-based programmable clock generator using threshold-trigger delay element and circular edge combiner,"IEEE Asia-Pacific Conference on Advanced System Integrated Circuits(AP-ASIC2004),pp.76-79,Aug.2004；[2]M.Gholami,M.Sharifkhani and M.Hashemi,"a novel parallel architecture for low voltage-low power dll-based frequency multiplier,"IEEE 6th International Conference on Design&
Technology of Integrated Systems in Nanoscale Era(DTIS),2011)。

[0005] 假设输入信号均为方波，且没有噪声，此时EC倍频器中流过每个负载的电流可以分解为n个电流脉冲信号，如图4所示。由于每个信号是周期性的脉冲信号，因此每个信号可由傅立叶级数来表示。为简化分析起见，我们假设EC倍频器的输入输出信号的电平转换都是理想的，即上升/下降时间均为0。以输出端分解后的第一个信号Iout,0为例，其傅立叶级数的系数可表示为([3]F.-R.Liao,S.-S.Lu,"A waveform-dependent phase-noise analysis for edge-combining DLL frequency multipliers,"IEEE Trans.on 
Microwave Theory and Techniques,vol.60,no.4,pp.1086-1096,Apr.2012)：

[0006]

[0007] 其中，I0为输出信号流过负载阻抗的电流幅度，ωin为输入信号角频率，k为谐波数。所以Iec,1(t)可表示为：

[0008]

[0009] 同样地，输出电流信号的其他分量也可以用同样的方式获得。由此可见，输出电流信号可以表示为：

[0010]

[0011] 其中，Ak为：

[0012]

[0013] 假设EC倍频器的负载阻抗为Z0(L1＝L2＝Z0)，则输出电压信号的幅值为：

[0014]

[0015] 如果没有相位误差，占空比失真(Duty Cycle Distortion,DCD)和信号上升/下降时间失配，式(4)可以简化为：

[0016]

[0017] 其中l为整数。式(6)表示合成后的EC输出信号频率是输入信号频率的N倍，且没有输入信号的h次谐波分量，其中h为不等于l×N(l为整数)的自然数，输出理想电压幅度为2(I0/2π)×Z0。

[0018] 然而，当输入n组差分信号间存在相位误差以及信号本身存在占空比失真、信号上升/下降时间存在失配时，式(4)中Ak在k≠l×N时不再等于零，因此在输出端引入了各次谐波分量，且其大小与相位误差大小以及信号本身的占空比失真程度和上升/下降时间失配程度有关。由于谐波分量的存在，对射频/微波/毫米波前端收发机系统的性能造成了极其恶劣的影响，如在窄带接收机中，谐波分量将增加相邻通道的噪声水平，降低收发机的灵敏度；在微波/毫米波收发机系统中，谐波分量过大将破坏国际规范中对谐波分量最大输出功率的要求。因而，需要采用具有滤波功能的负载来抑制一些不必要的谐波分量，如电感负载等([4]O.Casha,et.al,"Analysis of the spur characteristics of edge-combining DLL-based frequency multiplier,"IEEE Trans.on Circuits and Systems II,vol.56,no.2,pp.132-136,Feb.2009；[5]A.Ojani,et.al,"Modeling and analysis of harmonic spurs in DLL-based frequency multiplier,"IEEE Trans.on Circuits and Systems I,vol.61,no.11,pp.3075-3084,Nov.2014)。

[0019] 基于硅衬底的平面集成电感由于其本身的特性，品质因子不高，因而在作为电路负载时其滤波能力有限，尤其用在边缘组合式数字倍频器中，单一的电感或者简单的电感电容网络很难有效抑制由于输入信号的非理想性和EC电路本身晶体管失配所产生的谐波信号。

发明内容

[0020] 本发明的目的在于针对现有的边缘组合式数字倍频器存在的上述问题，提供一种采用片上变压器负载网络组成具有两对共轭极点的负载阻抗网络，可改善传统边缘组合式数字倍频器的滤波性能和带宽性能，具有宽带、高谐波抑制功能的基于片上变压器的边缘组合式数字倍频器。

[0021] 本发明设有第一边缘组合器、第二边缘组合器、基于片上变压器的双极点负载网络；

[0022] 所述第一边缘组合器和第二边缘组合器的输入信号均由2n个相位差为360°/2n的信号组成，第一边缘组合器的输出端连接片上变压器的初级线圈一端和输入电容的上极板，第二边缘组合器的输出端连接片上变压器的初级线圈的另一端和输入电容的下极板，片上变压器的初级线圈中间节点接第一边缘组合器和第二边缘组合器的供电电压或整个基于片上变压器的边缘组合式数字倍频器的供电电压；片上变压器的次级线圈一端连接输出电容的上极板作为输出信号的正极，片上变压器的次级线圈另一端连接输出电容的下极板作为输出信号的负极；片上变压器的次级线圈中间节点接地或接下一级电路模块的偏置电压或悬空。

[0023] 所述边缘组合器可由2n组晶体管组成，电路负载部分由片上差分变压器、输入电容和输出电容组成，n为偶数自然数，所述晶体管采用共源共栅NMOS晶体管、共源共栅PMOS晶体管、共源共栅Bipolar晶体管中的一种；差分变压器初级线圈中间节点接电源电压，用以给整个基于片上变压器的边缘组合式数字倍频器供电，次级线圈中间节点接地或接下一级电路的偏置电压或悬空；在第一边缘组合器中，晶体管N1cs,i的源极接地，i＝0，1…(n-1)，晶体管N1cs,i的漏极连接晶体管N1cg,i的源极，i＝0，1…(n-1)，晶体管N1cs,i的栅极连接信号pn+1+2×i,其中i＝0，1…(n/2-1)；当i大于(n/2-1)时，晶体管N1cs,i的栅极连接信号p1+2×i-n，其中i＝n/2，(n/2+1)…(n-1)；晶体管N1cg,i的栅极[i＝0，1…(n-1)]分别连接信号p2×i,其中i＝0，1…(n-1)；晶体管N1cg,i的漏极[i＝0，1…(n-1)]共同连接片上变压器的初级线圈的一端和输入电容的上极板；在第二边缘组合器中，晶体管N2cs,i的源极接地[i＝0，
1…(n-1)]，晶体管N2cs,i的漏极连接晶体管N2cg,i的源极[i＝0，1…(n-1)]，晶体管N2cs,i的栅极连接信号pn+2+2×i,其中i＝0，1…(n/2-2)；当i大于n/2-2时，晶体管N2cs,i的栅极连接信号p2×i-n+2，其中i＝n/2-1，n/2+1…(n-1)；晶体管N2cg,i的栅极[i＝0，1…(n-1)]分别连接信号p2×i+1,其中i＝0，1…(n-1)；晶体管N2cg,i的漏极[i＝0，1…(n-1)]共同连接片上变压器的初级线圈的另一端和输入电容的下极板；片上变压器的初级线圈中间节点接边缘组合器的供电电压或整个倍频器的供电电压；片上变压器的次级线圈的一端连接输出电容的上极板作为输出信号的正极，片上变压器的次级线圈的另一端连接输出电容的下极板作为输出信号的负极；片上变压器的次级线圈中间节点可接地或接下一级电路模块的偏置电压或悬空。

[0024] 本发明的负载阻抗网络与传统的电感阻抗网络的频率响应、带宽和滤波性能对比。由于输入信号的非理想性和边缘组合逻辑电路中晶体管的失配原因，造成输出电流Iec中除了所要的在N×Fin频率点的电流信号外，还存在众多输入信号Fin的谐波信号，其中最大谐波位于N×Fin频率附近，如(N±1)Fin、(N±2)Fin等频率点。在传统的以电感为负载的边缘组合式数字倍频器中，当用在窄带系统时，Fin的谐波信号可能落入相邻的频道中，提高相邻频道的噪声水平，降低相邻频道的灵敏度；当用在宽带系统时，谐波分量距离带宽上下限太近，以至于对谐波的抑制十分有限，同时由于电感负载是单极点系统，只能在通带外产生-20dB/dec的谐波抑制能力，因此对谐波的抑制有限。如若采用本发明所提的变压器和电容组成的负载网络系统，将在负载端产生两对共轭极点，由于可以通过设计片上变压器选取不同的Lp、Ls和Cp、Cs的值以及设计不同的变压器互感值M，使得极点fp和fn位于所需频率N×Fin的两边，不仅可以获得平稳的宽带特性，还可以产生-40dB/dec的带外滤波性能，可以更加有效地抑制N×Fin附件的谐波信号。同时还可以通过调整fp和fn极点的位置来调整通带带宽的大小，可获得比传统倍频器更宽的带宽。

附图说明

[0025] 图1为传统的边缘组合式倍频器结构框图。

[0026] 图2为传统的边缘组合式倍频器实现电路图。

[0027] 图3为边缘组合式数字倍频器工作原理波形示意图。

[0028] 图4为边缘组合式数字倍频器的输出分解为一系列周期性脉冲信号。

[0029] 图5为本发明实施例的电路组成示意图。

[0030] 图6为本发明实施例的实现方式之一。

[0031] 图7为本发明实施例的负载端半边小信号等效电路图。

[0032] 图8为本发明实施例的负载网络与传统的电感负载网络的频率响应、带宽、滤波性能对比。

具体实施方式

[0033] 以下实施例将结合附图对本发明作进一步的说明。

[0034] 如图5所示，本发明设有第一边缘组合器EC1、第二边缘组合器EC2、基于片上变压器的双极点负载网络G；

[0035] 所述第一边缘组合器EC1和第二边缘组合器EC2的输入信号均由2n个相位差为360°/2n的信号组成，第一边缘组合器EC1的输出端连接片上变压器的初级线圈一端和输入电容Cp的上极板，第二边缘组合器EC2的输出端连接片上变压器的初级线圈的另一端和输入电容Cp的下极板，片上变压器的初级线圈中间节点CTP接第一边缘组合器EC1和第二边缘组合器EC2的供电电压或整个基于片上变压器的边缘组合式数字倍频器的供电电压；片上变压器的次级线圈一端连接输出电容Cs的上极板作为输出信号Vout的正极，片上变压器的次级线圈另一端连接输出电容Cs的下极板作为输出信号Vout的负极；片上变压器的次级线圈中间节点CTS接地或接下一级电路模块的偏置电压或悬空。

[0036] 如图6所示为本发明所提的倍频器的实现方式之一的电路示意图，所述边缘组合器可由2n组晶体管N1cs,0～N1cs,n-1、N2cs,0～N2cs,n-1以及N1cg,0～N1cg,n-1、N2cg,0～N2cg,n-1组成，电路负载部分由片上差分变压器和电容Cp、Cs组成，n为偶数自然数，所述晶体管可采用共源共栅NMOS晶体管、共源共栅PMOS晶体管、共源共栅Bipolar晶体管等中的一种。差分变压器初级线圈中间节点CTP可接电源电压等用以给整个基于片上变压器的边缘组合式数字倍频器供电，次级线圈中间节点CTS可接地或接下一级电路的偏置电压或悬空。在第一边缘组合器EC1中，晶体管N1cs,i的源极接地[i＝0，1…(n-1)]，晶体管N1cs,i的漏极连接晶体管N1cg,i的源极[i＝0，1…(n-1)]，晶体管N1cs,i的栅极连接信号pn+1+2×i,其中i＝0，1…(n/2-1)；当i大于(n/2-1)时，晶体管N1cs,i的栅极连接信号p1+2×i-n，其中i＝n/2，(n/2+1)…(n-
1)；晶体管N1cg,i的栅极[i＝0，1…(n-1)]分别连接信号p2×i,其中i＝0，1…(n-1)；晶体管N1cg,i的漏极[i＝0，1…(n-1)]共同连接片上变压器的初级线圈的一端和输入电容Cp的上极板。在第二边缘组合器EC2中，晶体管N2cs,i的源极接地[i＝0，1…(n-1)]，晶体管N2cs,i的漏极连接晶体管N2cg,i的源极[i＝0，1…(n-1)]，晶体管N2cs,i的栅极连接信号pn+2+2×i,其中i＝0，1…(n/2-2)；当i大于n/2-2时，晶体管N2cs,i的栅极连接信号p2×i-n+2，其中i＝n/2-1，n/
2+1…(n-1)；晶体管N2cg,i的栅极[i＝0，1…(n-1)]分别连接信号p2×i+1,其中i＝0，1…(n-
1)；晶体管N2cg,i的漏极[i＝0，1…(n-1)]共同连接片上变压器的初级线圈的另一端和输入电容Cp的下极板。片上变压器的初级线圈中间节点CTP接边缘组合器的供电电压或整个倍频器的供电电压；片上变压器的次级线圈的一端连接输出电容Cs的上极板作为输出信号Vout的正极，片上变压器的次级线圈的另一端连接输出电容Cs的下极板作为输出信号Vout的负极；片上变压器的次级线圈中间节点CTS可接地或接下一级电路模块的偏置电压或悬空。

[0037] 本发明的负载端半边小信号等效电路图如图7所示，其中Iec为边缘组合器输出的电流，由式(3)表示，Lp为变压器初级电感，Rp为变压器初级电感的等效寄生电阻，Cp为接在变压器初级线圈两端的输入电容，Ls为变压器次级线圈的电感，Rs为变压器次级电感的等效寄生电阻，Cs为接在变压器次级线圈两端的输出电容，M为变压器的互感值。Vout为变压器次级线圈的输出电压，同时也是整个EC倍频器的输出电压。由图7的小信号等效电路图，可以得到Vout的表达式：

[0038]

[0039] 由式(7)可以看到，Vout的表达式中有两对共轭极点：

[0040]

[0041] 和

[0042]

[0043] 图8所示为本发明的负载阻抗网络与传统的电感阻抗网络的频率响应、带宽和滤波性能对比(在图8中，标记A为本发明实施例的负载阻抗网络频率响应，B为传统的负载阻抗网络频率响应，C为输出信号幅值)。由于输入信号的非理想性和边缘组合逻辑电路中晶体管的失配原因，造成输出电流Iec中除了所要的在N×Fin频率点的电流信号外，还存在众多输入信号Fin的谐波信号，其中最大谐波位于N×Fin频率附近，如(N±1)Fin、(N±2)Fin等频率点。在传统的以电感为负载的EC倍频器中，当用在窄带系统时，Fin的谐波信号可能落入相邻的频道中，提高相邻频道的噪声水平，降低相邻频道的灵敏度；当用在宽带系统时，谐波分量距离带宽上下限太近，以至于对谐波的抑制十分有限，同时由于电感负载是单极点系统，只能在通带外产生-20dB/dec的谐波抑制能力，因此对谐波的抑制有限。如若采用本发明所提的变压器和电容组成的负载网络系统，将在负载端产生两对共轭极点，由于可以通过设计片上变压器选取不同的Lp、Ls和Cp、Cs的值以及设计不同的变压器互感值M，使得极点fp和fn位于所需频率N×Fin的两边，不仅可以获得平稳的宽带特性，还可以产生-40dB/dec的带外滤波性能，可以更加有效地抑制N×Fin附件的谐波信号。同时还可以通过调整fp和fn极点的位置来调整通带带宽的大小，可获得比传统倍频器更宽的带宽。