用于先进沟道CMOS整合的方法、设备及系统

摘要

本发明涉及一种用于先进沟道CMOS整合的方法、设备及系统。至少一种所揭示的方法、设备及系统涉及半导体基材，可在该半导体基材上形成具有增强型电流驱动的NMOS及PMOS装置。形成具有增强型电子迁移率的第一基材。形成具有增强型电洞迁移率的第二基材。黏合该第一基材和该第二基材以供形成第三基材。在该第三基材上形成特征在于该增强型电子迁移率的第一沟道。在该第三基材上形成特征在于该增强型电洞迁移率的第二沟道。

权利要求

1.一种用于提供半导体底座结构的方法，其包含：形成具有增强型电子迁移率的第一基材；

形成具有增强型电洞迁移率的第二基材；

黏合该第一基材与该第二基材以供形成第三基材；

在该第三基材上形成特征在于该增强型电子迁移率的第一沟道；

在该第三基材上形成特征在于该增强型电洞迁移率的第二沟道；以及在介于该第一沟道与该第二沟道之间的该第三基材内形成浅沟隔离(STI)；

其中，形成该第一基材包含：

形成磷化铟(InP)层；

在该磷化铟层上面形成砷化铟镓(InGaAs)层；及在该砷化铟镓层上面形成氧化铝(Al2O3)层；

其中，形成该第二基材包含：

形成硅(Si)层；

在该硅层上面形成硅锗(SiGe)层；及在该硅锗层上方形成氧化硅(SiO2)层。

2.根据权利要求1所述的方法，其更包含：在该第一沟道上形成NMOS装置；以及在该第二沟道上形成PMOS装置。

3.根据权利要求2所述的方法，其中：形成该NMOS装置包含形成N沟道MOSFET；以及形成该PMOS装置包含形成P沟道MOSFET。

4.根据权利要求1所述的方法，其中，黏合该第一基材与该第二基材以供形成该第三基材包含：在该第二基材上方以倒置组态安置该第一基材；以及移除该磷化铟层，其中，该第三基材包含该硅层、位在该硅层上方的该硅锗层、位在该硅锗层上方的该氧化硅层、位在该氧化硅层上方的该氧化铝层、以及位在该氧化铝层上方的该砷化铟镓层。

5.根据权利要求4所述的方法，其更包含：在该第三基材的第一区上方沉积掩膜以供形成NMOS装置；

在该第三基材上进行蚀刻程序以供形成用于形成PMOS装置的第二区；

在该硅锗层上方沉积附加硅锗材料；

电隔离该第一区与该第二区；

形成位在该第一区上面的第一自对准接触部、以及位在该第一自对准接触部上面的第一中段接触部；以及形成位在该第二区上面的第二自对准接触部、以及位在该第二自对准接触部上面的第二中段接触部。

6.根据权利要求5所述的方法，其中，电隔离该第一区与该第二区包含在该第一区与第二区之间形成浅隔离沟槽。

7.根据权利要求6所述的方法，其更包含：在该第三基材的第一区上方沉积掩膜以供形成硅沟道NMOS及PMOS装置；以及在该第三基材上进行蚀刻程序以供形成第三区，其中，该硅锗层经蚀刻以曝露该硅层。

8.一种半导体基材，其包含：

具有增强型电子迁移率的第一基材部分；

具有增强型电洞迁移率的第二基材部分；以及介于该第一基材部分与该第二基材部分之间的浅沟隔离(STI)；

其中，该第一基材部分与该第二基材部分经黏合以形成特征在于该增强型电子迁移率的第一沟道、以及特征在于该增强型电洞迁移率的第二沟道；

其中，形成该第一基材部分包含：

形成磷化铟(InP)层；

形成位在该磷化铟层上面的砷化铟镓(InGaAs)层；及形成位在该砷化铟镓层上面的氧化铝(Al2O3)层；

其中，形成该第二基材部分包含：

形成硅(Si)层；

形成位在该硅层上面的硅锗(SiGe)层；及形成位在该硅锗层上方的氧化硅(SiO2)层。

9.根据权利要求8所述的半导体基材，其中，该第一沟道能够为该第一沟道上形成的NMOS装置提供增强型电流驱动，以及该第二沟道能够为该第二沟道上形成的PMOS装置提供增强型电流驱动。

10.根据权利要求9所述的半导体基材，其中，该NMOS装置为N沟道MOSFET或N沟道finFET的至少一个；以及其中，该PMOS装置为P沟道MOSFET或P沟道finFET的至少一个。

11.根据权利要求8所述的半导体基材，其中，该第一沟道包含拉伸特性，以及该第二沟道包含压缩特性。

12.根据权利要求8所述的半导体基材，其中，该半导体基材更包含第三沟道，其中，该第三沟道包含硅层。

13.根据权利要求8所述的半导体基材，其中，该第一沟道包含该硅层、位在该硅层上方的该硅锗层、位在该硅锗层上方的该氧化硅层、位在该氧化硅层上方的氧化铝层、及位在该氧化铝层上方的该砷化铟镓层；以及该第二沟道包含该硅层、及位在该硅层上方的该硅锗层；其中，该第一沟道与该第二沟道电隔离。

14.一种用于提供半导体底座结构的系统，该系统包含：用以提供半导体基材的半导体装置处理系统，其中，该半导体基材包含：具有增强型电子迁移率的第一基材部分；

具有增强型电洞迁移率的第二基材部分；及介于该第一基材部分与该第二基材部分之间的浅沟隔离(STI)；

其中，该第一基材部分与该第二基材部分经黏合以形成特征在于该增强型电子迁移率的第一沟道、以及特征在于该增强型电洞迁移率的第二沟道；

其中，该第一基材部分包含：

磷化铟(InP)层；

位在该磷化铟层上面的砷化铟镓(InGaAs)层；及位在该砷化铟镓层上面的氧化铝(Al2O3)层；

其中，该第二基材部分包含：

硅(Si)层；

位在该硅层上面的硅锗(SiGe)层；及位在该硅锗层上方的氧化硅(SiO2)层；

以及

有效耦接至该半导体装置处理系统的处理控制器，该处理控制器经组态以控制该半导体装置处理系统的运作。

15.根据权利要求14所述的系统，其中，该第一沟道能够为该第一沟道上形成的NMOS装置提供增强型电流驱动，以及该第二沟道能够为该第二沟道上形成的PMOS装置提供增强型电流驱动。

说明书

用于先进沟道CMOS整合的方法、设备及系统

技术领域

[0001] 大体上，本发明涉及尖端半导体装置的制造，且更具体地说，是涉及使用先进沟道CMOS整合制作高迁移率PMOS及NMOS装置。

背景技术

[0002] 半导体装置的制造需要数个离散程序步骤以从半导体原料生成经封装材半导体装置。从半导体材料初始生长开始，历经半导体晶体切分成个别晶圆、制作阶段(蚀刻、掺杂、离子布植、或类似者)，到完整装置封装与最终测试等各种程序，是彼此不同且专用，此等程序可在含有不同控制方案的不同制造位置进行。

[0003] 大体上，目前实践的程序技术有多种，其中，对于包括场效晶体管等许多类型的复杂电路系统，鉴于运作速度及/或功率消耗及/或成本效益，MOS技术因特性优越，为目前最有前途的方法。在使用例如MOS技术制作复杂集成电路期间，数百万个晶体管，例如N沟道晶体管及/或P沟道晶体管，是在包括结晶半导体层的基材上形成。在制作N沟道MOS(NMOS)装置及/或P沟道MOS(PMOS)装置期间，设计师通常控制程序步骤以容许增大那些装置的电流驱动。对于NMOS装置，可增强电子流动以供增大电流驱动。对于PMOS装置，可增强“电洞”流动以供增大电流驱动。举例而言，通常形成应变硅层用来改善电荷粒子(即电子或电洞)的传送。

[0004] 业界渐有共识，认为诸如SiGe/Ge等传统沟道材料可能不适用于nFET装置。设计师已实施经改质的nFET沟道材料，例如：应变Si或Ge材料，或所谓的III-V族材料GaAs或InGaAs。图1绘示用于形成NMOS装置的背景技术底座结构100的风格化(stylized)截面图。形成硅基材层110，其上可形成应变松弛缓冲(SRB)层120。接着，在SRB层120上形成应变硅层(即应变沟道材料层)130。对于NMOS装置，此应变是针对拉伸应变。缓冲层120需要应变松弛，以便容许形成应变硅层130。拉伸应变硅层130使电子传送增强，藉以增强NMOS装置的电流驱动。

[0005] 应变硅层可通过控制SiGe层中的硅(Si)及锗(Ge)浓度来达成。SiGe层的晶格常数可通过调整锗浓度来控制。SRB层120的厚度高于硅基材层110的厚度。图1的应变松弛缓冲层120可以是约1微米(um)至约5um。应变松弛缓冲层120的晶格常数大于硅基材层110的晶格常数。

[0006] 应变沟道材料层130是在应变松弛缓冲层120上形成。沟道材料层130的厚度可以是约6nm至50nm。沟道材料层130可以是硅沟道层或硅与锗层的组合。顶端沟道层130是形成为具有双轴拉伸应变。沟道材料层130中的电子迁移率高于硅基材110的电子迁移率。

[0007] 类似的是，也可制作用以形成PMOS装置的底座结构200。图2绘示用于形成PMOS装置的背景技术底座结构的风格化截面图。形成硅基材层210，其上可形成应变松弛缓冲(SRB)层220。缓冲层220需要应变松弛，以便容许形成应变硅层230。接着，在SRB层220上形成应变沟道材料230。对于形成NMOS装置，此应变是针对压缩应变。压缩应变硅层230使电洞传送增强。

[0008] 如上所述，SiGe层的晶格常数可通过调整锗浓度来控制。SRB层220的晶格常数高于硅基材层210的晶格常数。图2的应变松弛缓冲层220可以是1um至5um。应变松弛缓冲层220的晶格常数大于硅基材层210的晶格常数。

[0009] 应变沟道材料层230是在应变松弛缓冲层220上形成。此沟道材料的厚度可以是约6nm至50nm。沟道材料层230可以是硅与锗层的组合的锗沟道层。顶端沟道层230是形成为具有双轴压缩应变。沟道材料层230中的电洞迁移率高于硅基材层210的电洞迁移率。

[0010] 上述底座结构大体上是在不同程序分开形成。接着，整合底座结构以供形成NMOS及PMOS装置。此底座结构分开制造可能耗时、缺乏效率且昂贵。

[0011] 本发明可解决及/或至少减轻以上所鉴别的问题的一或多个。

发明内容

[0012] 以下介绍本发明的简化概要，以便对本发明的一些方面有基本的了解。本概要并非本发明的详尽概述。用意不在于鉴别本发明的重要或关键要素，或叙述本发明的范畴。其目的仅在于以简化形式介绍一些概念，作为下文更详细说明的引言。

[0013] 大体上，本发明是针对半导体基材，其上可形成具有增强型电流驱动的NMOS及PMOS装置。形成具有增强型电子迁移率的第一基材。形成具有增强型电洞迁移率的第二基材。黏合该第一基材和该第二基材以供形成第三基材。在该第三基材上形成特征在于该增强型电子迁移率的第一沟道。在该第三基材上形成特征在于该增强型电洞迁移率的第二沟道。

附图说明

[0014] 本发明可搭配附图参照以下说明来了解，其中，相似的参考元件符号表示相似的元件，并且其中：

[0015] 图1绘示用于形成NMOS装置的背景技术底座结构的风格化截面图；

[0016] 图2绘示用于形成PMOS装置的背景技术底座结构的风格化截面图；

[0017] 图3根据本文中的一些具体实施例，绘示用于提供基材晶圆以供形成PMOS及NMOS装置的方法的流程图；

[0018] 图4根据本文中的一些具体实施例，绘示用于为图3所示PMOS装置处理第一基材的方法的流程图；

[0019] 图5根据本文中的一些具体实施例，绘示用于为图3所示NMOS装置处理第一基材的方法的流程图；

[0020] 图6至图14根据本文中的一些具体实施例，绘示处理第一与第二基材以形成第三基材的风格化截面图；

[0021] 图15根据本文中的一些具体实施例，绘示在基材上形成NMOS装置及PMOS装置的风格化截面图；

[0022] 图16根据本文中的一些具体实施例，绘示用于制作半导体基材的系统的风格图，可在该半导体基材上形成包含增强型电流驱动的PMOS及NMOS装置。

[0023] 尽管本文中揭示的专利标的易受各种修改及替代形式影响，其特定具体实施例仍已在图式中举例展示，并且于本文中详述。然而，应了解的是，本文中特定具体实施例的说明用意不在于将本发明限制于所揭示的特定形式，相反地，如随附权利要求书所界定，用意在于涵盖落于本发明的精神及范畴内的所有修改、均等例、及替代方案。

具体实施方式

[0024] 本发明的各项说明性具体实施例是在下文作说明。为了澄清，实际实作方面不是所有特征都有在本说明书中说明。当然，将会领会旳是，在开发任何此实际具体实施例时，必须作出许多实作方面特定决策才能达到开发者的特定目的，例如符合系统有关及业务有关的限制条件，这些限制条件会随实作方面不同而变。此外，将会领会的是，此一开发努力可能复杂且耗时，但虽然如此，仍会是具有本发明的效益的本技术领域技术人员的例行工作。

[0025] 本专利标的现将参照附图来说明。各种结构、系统及装置在图式中只是为了阐释而绘示，为的是不要因本技术领域技术人员众所周知的细节而混淆本发明。虽然如此，仍将附图包括进来以说明并阐释本发明的说明性实施例。本文中使用的字组及词组应了解并诠释为与本技术领域技术人员了解的字组及词组具有一致的意义。与本技术领域技术人员了解的通常且惯用意义不同的词汇或词组(即定义)的特殊定义，用意不在于由本文词汇或词组的一致性用法所暗示。就一词汇或词组用意在于具有特殊意义的方面来说，即有别于本技术领域技术人员了解的意义，此一特殊定义将会以为此词汇或词组直接且明确提供此特殊定义的定义方式，在本说明书中明确提出。

[0026] 本文中的具体实施例用来制作半导体基材晶圆，以供形成NMOS及/或PMOS装置，例如：晶体管。本文中的具体实施例用来将不同沟道材料整合到相同基材晶圆上，藉以有能力在单一基材晶圆上形成具有增强型电流驱动的PMOS及/或NMOS装置。本文中的具体实施例所提供将不同沟道材料整合到基材晶圆的方法，可在装置运作期间提升装置效能及/或降低功率消耗。本文中的具体实施例用来为单一基材晶圆上的PMOS及NMOS各别形成具有更高迁移率的不同沟道。

[0027] 现请参阅图3，其根据本文中的一些具体实施例，绘示用于提供基材晶圆以供形成PMOS及NMOS装置的方法的流程图。处理第一基材，其上可形成PMOS装置(程序块310)。第一基材设计成相比于标准基材，具有更高电洞迁移率的特性。图4及以下随附说明中，为程序块310的程序提供更详细的说明。

[0028] 请同时参阅图3及图4，在一具体实施例中，为了形成第一基材，制备硅(Si)基材以供处理(程序块410)。在硅基材中形成PFET沟道(程序块420)。在一具体实施例中，PFET沟道可通过涂敷应变层来形成，例如：磊晶应变SiGe层。可进行锗缩合程序(程序块430)。随后，可接着形成氧化硅(SiO2)层(程序块340)。按照这个方式，制备电洞迁移率提升的基材。

[0029] 请参阅图3，处理第二基材，其上可形成NMOS装置(程序块320)。第二基材设计成相比于标准基材，具有更高电子迁移率的特性。图5及以下随附说明中，为程序块320的程序提供更详细的说明。

[0030] 请同时参阅图3及图5，在一具体实施例中，为了形成第二基材，制备磷化铟(indium-phosphide，InP)基材以供处理(程序块510)。随后，在第二基材上形成NFET沟道材料(程序块520)。举例而言，可形成砷化铟镓(Indium-gallium-arsenide，InGaAs)层。接着，可形成绝缘层(程序块530)。举例而言，可形成Al2O3层作为绝缘层。按照这个方式，制备电子迁移率提升的基材。

[0031] 请参阅图3，第一与第二基材一旦形成，便可进行用于黏合(bonding)第一与第二基材的黏合程序(程序块330)。一旦黏合，便可处理经黏合基材以形成用于形成多种类型装置的分离沟道，例如：用于形成NMOS装置的沟道、用于形成PMOS装置的沟道、及/或用于形成高电压装置的沟道(程序块340)。经黏合基材一经处理，便可在经黏合且经处理基材上形成各种装置(例如：nFET、pFET等)(程序块350)。在一些具体实施例中，可形成各种装置作为单一处理协定的部分。

[0032] 图6至图14根据本文中的具体实施例，绘示用于提供基材晶圆以供形成PMOS及NMOS装置的程序步骤的风格图。如图6所示，形成第一晶圆600，以供容纳具有增强型/更高电流驱动的NMOS装置。在一具体实施例中，形成磷化铟层610(握把(handle)晶圆)。在磷化铟层610上形成砷化铟镓(InGaAs)层620。随后，在层件620上方形成氧化铝(Al2O3)层630。在一具体实施例中，第一晶圆600包含拉伸沟道。

[0033] 第一晶圆600包含电子迁移率提升的特性。因此，第一晶圆600提供形成NMOS装置(例如：NFET装置)的能力，此等NMOS装置包含增强型及有效率的电流驱动性质。在一些具体实施例中，第一晶圆600上形成的NMOS装置其更高的电流驱动容许使用更低的运作电压运作。

[0034] 如图7所示，形成第二晶圆700，以供容纳具有更高电流驱动的PMOS装置。形成硅基材层710。在层件710上形成硅锗层720。在一具体实施例中，SiGe层720中锗的浓度大于85％，以提供应变沟道材料层。此提供更高的电洞迁移率，导致PMOS装置的驱动电流能力更高。

[0035] 再者，氧化硅层730是在SiGe层720上方形成。在一具体实施例中，第二晶圆700包含压缩沟道。压缩程度直接与锗的浓度成比例。也就是说，锗浓度愈高，沟道的压缩特性也愈高。

[0036] 第二晶圆700包含电洞迁移率提升的特性。因此，第二晶圆700提供形成PMOS装置(例如：pFET装置)的能力，此等PMOS装置包含增强型及有效率的电流流动性质。在一些具体实施例中，第二晶圆700上形成的PMOS装置包含更高的电流驱动能力，容许使用更低的运作电压运作。

[0037] 本文中的具体实施例用来整合第一晶圆600与第二晶圆700以提供单一基材，此单一基材用来形成具有更高驱动电流的PMOS及NMOS装置。图8根据一具体实施例，绘示用于将PMOS与NMOS沟道整合成单一基材的第一与第二晶圆的配置。第一与第二晶圆600、700是按照图8所示的方式黏合在一起。也就是说，第一晶圆600是以倒置方式安置到第二晶圆700上。第一与第二晶圆600、700一旦黏合在一起，便形成单一经黏合基材800。

[0038] 第一与第二晶圆600、700的黏合一经进行，单一基材800便包含许多的层件。硅锗(SiGe)层720位在硅层710上方。氧化硅层730位在SiGe层720上方。Al2O3层630位在氧化硅层730上方。InGaAs层620位在Al2O3层630上方，后面跟着InP层610。

[0039] 基材800的特征在于进一步处理产生其上可形成更高驱动能力的PMOS及NMOS的晶圆。此外，InGaAs及SiGe材料的特征在于仅需要低热处理。因此，这两种材料(InGaAs及SiGe)可用类似的热周期，按照类似方式整合成基材800。

[0040] 由于基材800可处理成容纳更高驱动的PMOS及NMOS装置，因此得以形成诸如浅沟槽隔离(STI)的隔离特征。通过使用此类隔离特征将那些区域分开，NMOS及PMOS装置都可在同一基材800上形成。

[0041] 再者，也可通过处理基材800来接触硅层710。也就是说，基材800有部分可处理成使得基材800的硅层可当作沟道用于形成装置。举例而言，硅沟道可用于形成旧有(legacy)装置、高电压装置、输入/输出(I/O)装置等。因此，基材800可处理成具有更高驱动NMOS沟道、更高驱动PMOS沟道、及硅沟道这三种类型的沟道。

[0042] 可移除InP层610(握把晶圆)，如图9所示。可在图9的基材900上形成更高驱动的NMOS装置。若基材的顶端区域向下移除到硅锗层720，则可形成更高驱动的PMOS装置。因此，图9的单一基材900能够容纳PMOS及NMOS装置。

[0043] 此外，InGaAs层620可用InP层的砷化镓层来取代，该砷化镓层上可形成PMOS装置。这些取代可取决于待形成装置的类型。举例而言，若发射蓝光的发光二极管(LED)待形成，则层件620可包含砷化镓。

[0044] 如图10所示，可添加掩膜1010至基材900的一部分，该部分上是要形成NMOS装置。基材900上待形成PMOS装置的部分在诸如蚀刻程序的移除程序期间没有掩膜。

[0045] 移除程序(例如：蚀刻程序)一经进行，便提供图11所示的基材。掩膜使NMOS区域1110的移除免于遭受移除，但却蚀刻掉氧化硅层730、Al2O3层630、及InGaAs层620，露出SiGe层720。SiGe层720上面的区域1120是PMOS装置将会形成于其上的区域。

[0046] 在一具体实施例中，如图12所示，密封材料1210可置放于NMOS区域附近。在一具体实施例中，密封材料1210可以是氧化物材料或氧化物、氮化物材料的堆迭。NMOS区域一经完全密，便可相邻于NMOS区域1110形成诸如STI的缓冲特征1310，如图13所示。在一具体实施例中，STI 1310可包含氧化硅(SiO2)。在另一具体实施例中，STI 1310可包含AlO2。

[0047] STI 1310提供介于InGaAs层620与SiGe层720之间的隔离手段。由于STI 1310形成，得以实质避免SiGe层720中的硅对InGaAs层620造成无意掺杂。类似的是，由于STI 1310形成，得以实质避免InGaAs层620中的砷对SiGe层720造成无意掺杂。

[0048] 如图13所示，可移除图12的密封材料1210。再者，可形成附加量的SiGe以提供附加SiGe层1320，如图13所示。因此，图13的基材1300是包含其上可形成NMOS装置的NMOS区域1110、以及其上可形成PMOS装置的PMOS区域1320的单一基材。SiGe区域1320可包含25％的锗、直到100％的锗。

[0049] 在另一具体实施例中，如图14所示，SiGe区域1320可蚀刻掉一部分以曝露Si层。可形成第二STI 1410以隔离SiGe 1320区域。硅可超出STI 1410形成以提供硅区域1420。因此，STI 1410在SiGe区域1320与Si区域1420之间提供隔离。按照这种方式，可使用相同处理步骤在单一基材1400上提供三种沟道区：NMOS区域1110、PMOS区域1320、及Si沟道区1420。因此，使用单一处理协定，基材1400用来形成PMOS装置、NMOS装置、及形成于Si沟道上的装置(例如：旧有装置、高电压装置、I/O装置等)。

[0050] 现请参阅图15，根据一具体实施例，绘示的是包含PMOS及NMOS装置的底座结构(基材)。基材1500包含其上可形成NMOS装置的NMOS区域1110。基材1500也包含其上可形成PMOS装置的PMOS区域1120。NMOS与PMOS区域1110、1120彼此是通过STI 1310来隔离。

[0051] NMOS区域1110包含InGaAs层620，其上可形成nFET装置1510。InGaAs层620包含通过引进诸如硅的掺杂材料所形成的n+区域。nFET装置1510的漏极与源极部分的自对准接触部(SAC)1512、1514可在InGaAs层620上形成。可在SAC 1512与1514上形成中段接触部(MOL)1515。多个后段(BEOL)接触部1530可在源极与漏极区、或各别MOL 1515上形成。

[0052] 再者，nFET装置1510的栅极1516是在InGaAs层620上形成。栅极1516可通过形成高k介电层1517(例如：HfO2)、n型功函数金属层1518(例如：TiAlC、TiC等)、及低电阻栅极金属层1519(例如：W、Al等)来形成。

[0053] PMOS区域1120包含SiGe层1320，其上可形成pFET装置1520。SiGe层1320包含通过引进诸如硼的掺杂材料所形成的p+区域。pFET装置1520的漏极与源极部分的自对准接触部(SAC)1522可在SiGe层720上形成。可在SAC 1524上形成MOL 1525，并且可在SAC 1512上形成MOL 1515。在一具体实施例中，MOL 1515、1525可在单一处理步骤期间形成。在一具体实施例中，SAC 1512、1214、1522、1524可在单一处理步骤期间形成。在另一具体实施例中，SAC 1512、1214、1522、1524可在不同处理步骤期间形成。举例而言，第一处理步骤可用于形成PMOS SAC 1522、1524，而第二处理步骤可用于形成NMOS SAC 1512、1514。

[0054] 多个BEOL接触部1530可在源极与漏极区上、各别MOL 1515上形成。源极接触部1524与漏极接触部1522可在SiGe层1320上形成。多个BEOL接触部1530可在各别MOL 1525上的源极与漏极区上形成。再者，pFET装置1520的栅极1526是在SiGe层1320上形成。栅极1526可通过形成高k介电层1527(例如：HfO2)、p型功函数金属层1528(例如：TiN)、及低电阻栅极金属层1529(例如：W、Al等)来形成。在一具体实施例中，高k介电层1527(例如：HfO2)在NFET及PFET装置上都相同，而且大体上是使用同一处理步骤在同一时间形成。再者，在一具体实施例中，低电阻栅极金属层1519与1529大体上可使用同一处理步骤在同一时间形成。

[0055] 按照这种方式，NMOS装置(例如：nFET 1510)及PMOS装置(例如：pFET 1520)可在单一基材1500上形成。NMOS装置与PMOS装置可通过多晶层间介电质(inter  poly dielectric，IPD)特征1550来分开，该多晶层间介电质特征在一具体实施例中可包含氧化物材料。在一具体实施例中，pFET装置1520及nFET装置1510可在同一时间形成。在另一具体实施例中，若需要更高热周期以供形成nFET装置1510，则此程序得以在进行用于形成pFET装置1520的程序前先进行。

[0056] 现请参阅图16，所绘示的是用于制作半导体基材的系统的风格图，可在该半导体基材上形成包含增强型电流驱动的PMOS及NMOS装置。图16的系统1600可包含半导体装置处理系统1610及集成电路设计单元1640。半导体装置处理系统1610可基于来自底座结构单元1640及/或装置处理单元1660的一或多个设计来制造集成电路装置。

[0057] 半导体装置处理系统1610可包含各种处理站(processing station)，例如：蚀刻程序站、光微影程序站、CMP程序站等。处理系统1610所进行处理步骤中的一或多个可通过处理控制器1620来控制。处理控制器1620可以是包含一或多种软件产品的工作站计算机、桌上型计算机、膝上型计算机、平板计算机、或任何其它类型的运算装置，该软件产品能够控制程序、接收程序回馈、接收测试结果资料、进行学习周期调整、进行程序调整等。

[0058] 半导体装置处理系统1610可在诸如硅晶圆的介质上生产集成电路。系统1600能够搭配图6至图16例示的程序步骤，进行各种用于形成上述底座结构的程序步骤。通过装置处理单元1610生产集成电路可基于集成电路设计单元1640所提供的电路设计。处理系统1610可在诸如输送器系统的输送机构1650上提供经处理集成电路/装置1615。在一些具体实施例中，该输送器系统可以是能够输送半导体晶圆的尖端无尘室输送系统。在一具体实施例中，半导体装置处理系统1610可包含多个处理步骤，例如：第1处理步骤、第2处理步骤等，如以上所述。

[0059] 在一些具体实施例中，标示“1615”的项目可代表个别晶圆，而在其它具体实施例中，项目1615可代表一组半导体晶圆，例如：一“批(lot)”半导体晶圆。集成电路或装置1615可以是晶体管、电容器、电阻器、记忆胞、处理器、及/或类似者。在一具体实施例中，装置1615是晶体管，而介电层是该晶体管的栅极绝缘层。

[0060] 底座结构单元1640可用来设计本文所述包含NMOS、PMOS及硅沟道区的底座结构。在一具体实施例中，基于界定底座结构的预定参数(例如：本文所述的基材层尺寸、关于应变松弛缓冲层的参数尺寸、关于应变与压缩层的参数尺寸等)，包含此等参数的制造资料可自动建立，并且提供给处理控制器1620以供制作底座结构。与底座结构有关的参数可通过运算装置自动提供、或替代地，可由使用者通过图形使用者介面(GUI)手动提供。

[0061] 再者，底座结构资讯连同与用于在底座结构上处理装置的参数有关的资料可提供给装置处理单元1660。装置处理单元1660可自动产生用于在底座结构上制作集成电路装置的资料。此资料可提供给处理控制器1620以供使用底座结构制造集成电路装置。

[0062] 系统1600可有能力对涉及各种技术的各种产品进行分析及制造。举例而言，系统1600可接收设计与生产资料以供制造CMOS技术、Flash技术、BiCMOS技术、功率装置、记忆体装置(例如，DRAM装置)、NAND记忆体装置、及/或各种其它半导体技术的装置。

[0063] 上述方法可通过指令主控，此等指令储存于非暂存计算机可读储存媒体，并且通过例如运算装置中的处理器来执行。本文中所述的各运作可对应于非暂存计算机记忆体或计算机可读储存媒体中储存的指令。在各项具体实施例中，非暂存计算机可读储存媒体包括磁碟或光碟储存装置、诸如快闪记忆体的固态储存装置、或其它(多个)非挥发性记忆体装置。非暂存计算机可读储存媒体上储存的计算机可读指令可以是原始码、组合语言码、物件码、或其它通过一或多个处理器解译及/或可执行的指令格式

[0064] 以上所揭示的特定具体实施例仅具有说明性，因为本发明可采用对受益于本文教示的本领域技术人员显而易见的不同但均等方式来修改并且实践。举例而言，以上所提出的程序步骤可按照不同顺序来进行。再者，除了如权利要求书中所述除外，未意图限制于本文所示构造或设计的细节。因此，证实可改变或修改以上揭示的特定具体实施例，而且所有此类变例全都视为在本发明的范畴及精神内。因此，本文寻求的保护如权利要求书中所提。