一种低压差线性稳压器

摘要

本发明属于集成电路技术领域，涉及一种低压差线性稳压器。本发明的主要技术方案为由全差分结构、低通滤波器、高通滤波器构成了控制逻辑；偏置电路、差分共源电路、比较器构成了ADC；由两个反相器构成的buffer和PMOS管构成了功率管，124个功率管按一定规律对称排列构成了功率管阵列。本发明的有益效果是电路结构新颖，控制逻辑的复杂程度得到简化，提高了瞬态响应速度，同时也降低了功耗，使得电路更适合于纳米SOC集成。

权利要求

1.一种低压差线性稳压器，包括控制逻辑、ADC、功率MOS阵列、第一电容C1、第二电容C2、电感L、第一电阻R1、第二电阻R2、第三电阻R3、第四电阻R4、第一恒压源V1、第二恒压源V2、第三恒压源V3和负载电流源I1；所述控制逻辑的电源端、ADC的电源端和功率MOS阵列的电源端均接第一恒压源V1的正极，第一恒压源的负极接地；控制逻辑的第一电压输入端通过第一电容C1与其第二电压输入端连接，控制逻辑的第二电压输入端通过第二电阻R2后接第二恒压源的正极，第二恒压源的负极接地；控制逻辑的第一输出端接ADC的负向输入端，控制逻辑的第二输出端接ADC的正向输入端；ADC的输出端接功率MOS阵列；功率MOS阵列的输出端通过第一电阻R1后接控制逻辑的第一电压输入端；功率MOS阵列的输出端依次通过电感L、第三电阻R3和第二电容C2后接地；功率MOS阵列的输出端与电感L的连接点通过第四电阻R4后接第三恒压源的正极，第四电阻R4与负载电流源I1并联，第三恒压源的负极接地；

所述控制逻辑的第一电压输入端为功率MOS阵列输出的反馈电压，控制逻辑的第二电压输入端为基准电压，所述控制逻辑用于将反馈电压与基准电压的压差通过全差分结果放大后，再通过低通滤波器和高通滤波器输出；

所述ADC由偏置电路、差分共源放大电路和多个比较器构成，每个比较器的负向输入端接ADC的负向输入端，比较器的正向输入端接ADC的正向输入端，用于将控制逻辑输出的两路信号进行比较后输出到功率MOS阵列，功率MOS阵列由多个相同的功率管构成两部分对称的结构，一部分结构的输入信号与另一部分的输入信号是反向的，具体的是：当输出电压高于基准电压时，即反馈电压大于基准电压，则控制逻辑的第一输出端大于第二输出端，同时ADC中比较器的负向输入端大于正向输入端，若ADC的输入电压达到了ADC的翻转点，功率MOS阵列中一部分结构的输入信号为低电平，所对应的功率MOS阵列会开启，将输出电压的值拉低至标准的输出值；当输出电压低于基准电压时，即反馈电压小于基准电压，则控制逻辑的第一输出端小于第二输出端，同时ADC中比较器的负向输入端小于正向输入端，若ADC的输入电压达到了ADC的翻转点，功率MOS阵列中另一部分结构的输入信号为低电平，所对应的功率MOS阵列会开启，将输出电压的值上拉至标准的输出值。

说明书

一种低压差线性稳压器

技术领域

[0001] 本发明属于集成电路技术领域，涉及一种低压差线性稳压器。

背景技术

[0002] 在电源设计中，稳压是电源管理电路的最基本和最常见的功能，LDO是稳压电源管理芯片中最为常用的电路，广泛存在于通信、电子和一些独立的SOC系统中。目前LDO的研究主要集中于模拟控制领域，传统的模拟控制的LDO主要由四部分组成，基准电压电路、误差放大器、调整管和电阻反馈网络。但是先进的集成电路制造技术需要低的电源电压，而低的电源电压无法使模拟控制的LDO中的运放保持足够的增益。模拟控制的LDO的另一个缺点是占地面积较大，不便于实现纳米级SOC的集成。而传统的数字控制的LDO功率MOS管的数目较多，从而导致瞬态响应时间较长。

发明内容

[0003] 本发明所要解决的，就是针对上述传统LDO中存在的问题，提出一种数字控制的具有快速响应特性的LDO。

[0004] 本发明的技术方案是：一种低压差线性稳压器，包括控制逻辑、ADC、功率MOS阵列、第一电容C1、第二电容C2、电感L、第一电阻R1、第二电阻R2、第三电阻R3、第四电阻R4、第一恒压源V1、第二恒压源V2、第三恒压源V3和负载电流源I1；所述控制逻辑的电源端、ADC的电源端和功率MOS阵列的电源端均接第一恒压源V1的正极，第一恒压源的负极接地；控制逻辑的第一电压输入端通过第一电容C1与其第二电压输入端连接，控制逻辑的第二电压输入端通过第二电阻R2后接第二恒压源的正极，第二恒压源的负极接地；控制逻辑的第一输出端接ADC的负向输入端，控制逻辑的第二输出端接ADC的正向输入端；ADC的输出端接功率MOS阵列；功率MOS阵列的输出端通过第一电阻R1后接控制逻辑的第一电压输入端；功率MOS阵列的输出端依次通过电感L、第三电阻R3和第二电容C2后接地；功率MOS阵列的输出端与电感L的连接点通过第四电阻R4后接第三恒压源的正极，第四电阻R4与负载电流源I1并联，第三恒压源的负极接地；

[0005] 所述控制逻辑的第一电压输入端为功率MOS阵列输出的反馈电压，控制逻辑的第二电压输入端为基准电压，所述控制逻辑用于将反馈电压与基准电压的压差通过全差分结果放大后，再通过低通滤波器和高通滤波器输出；

[0006] 所述ADC由偏置电路、差分共源放大电路和多个比较器构成，每个比较器的负向输入端接ADC的负向输入端，比较器的正向输入端接ADC的正向输入端，用于将控制逻辑输出的两路信号进行比较后输出到功率MOS阵列，功率MOS阵列由多个相同的功率管构成两部分对称的结构，一部分结构的输入信号与另一部分的输入信号是反向的，具体的是：当输出电压高于基准电压时，即反馈电压大于基准电压，则控制逻辑的第一输出端大于第二输出端，同时ADC中比较器的负向输入端大于正向输入端，若ADC的输入电压达到了ADC的翻转点，功率MOS阵列中一部分结构的输入信号为低电平，所对应的功率MOS阵列会开启，将输出电压的值拉低至标准的输出值；当输出电压低于基准电压时，即反馈电压小于基准电压，则控制逻辑的第一输出端小于第二输出端，同时ADC中比较器的负向输入端小于正向输入端，若ADC的输入电压达到了ADC的翻转点，功率MOS阵列中另一部分结构的输入信号为低电平，所对应的功率MOS阵列会开启，将输出电压的值上拉至标准的输出值。

[0007] 本发明的有益效果为，控制逻辑的复杂程度得到简化，提高了瞬态响应速度，同时也降低了功耗，使得电路更适合于纳米SOC集成。

附图说明

[0008] 图1本发明的整体逻辑结构示意图；

[0009] 图2是本发明的ADC输出的示意图；

[0010] 图3是本发明的ADC输出的示意图；

[0011] 图4是本发明的整体电路的瞬态响应示意图。

具体实施方式

[0012] 下面结合附图，详细描述本发明的技术方案：

[0013] 如图1所示，本发明的一种低压差线性稳压器，包括控制逻辑、ADC、功率MOS阵列、第一电容C1、第二电容C2、电感L、第一电阻R1、第二电阻R2、第三电阻R3、第四电阻R4、第一恒压源V1、第二恒压源V2、第三恒压源V3和负载电流源I1；所述控制逻辑的电源端、ADC的电源端和功率MOS阵列的电源端均接第一恒压源V1的正极，第一恒压源的负极接地；控制逻辑的第一电压输入端通过第一电容C1与其第二电压输入端连接，控制逻辑的第二电压输入端通过第二电阻R2后接第二恒压源的正极，第二恒压源的负极接地；控制逻辑的第一输出端接ADC的负向输入端，控制逻辑的第二输出端接ADC的正向输入端；ADC的输出端接功率MOS阵列；功率MOS阵列的输出端通过第一电阻R1后接控制逻辑的第一电压输入端；功率MOS阵列的输出端依次通过电感L、第三电阻R3和第二电容C2后接地；功率MOS阵列的输出端与电感L的连接点通过第四电阻R4后接第三恒压源的正极，第四电阻R4与负载电流源I1并联，第三恒压源的负极接地；

[0014] 所述控制逻辑的第一电压输入端为功率MOS阵列输出的反馈电压，控制逻辑的第二电压输入端为基准电压，所述控制逻辑用于将反馈电压与基准电压的压差通过全差分结果放大后，再通过低通滤波器和高通滤波器输出；

[0015] 所述ADC由偏置电路、差分共源放大电路和多个比较器构成，每个比较器的负向输入端接ADC的负向输入端，比较器的正向输入端接ADC的正向输入端，用于将控制逻辑输出的两路信号进行比较后输出到功率MOS阵列，功率MOS阵列由多个相同的功率管构成两部分对称的结构，一部分结构的输入信号与另一部分的输入信号是反向的，具体的是：当输出电压高于基准电压时，即反馈电压大于基准电压，则控制逻辑的第一输出端大于第二输出端，同时ADC中比较器的负向输入端大于正向输入端，若ADC的输入电压达到了ADC的翻转点，功率MOS阵列中一部分结构的输入信号为低电平，所对应的功率MOS阵列会开启，将输出电压的值拉低至标准的输出值；当输出电压低于基准电压时，即反馈电压小于基准电压，则控制逻辑的第一输出端小于第二输出端，同时ADC中比较器的负向输入端小于正向输入端，若ADC的输入电压达到了ADC的翻转点，功率MOS阵列中另一部分结构的输入信号为低电平，所对应的功率MOS阵列会开启，将输出电压的值上拉至标准的输出值。

[0016] 本发明所述的控制逻辑包括全差分结构、低通滤波器、高通滤波器。全差分结构的使能端EN和输入端VDDO与电源VDD相连，VSSO与地相连，偏置电流由恒流源I2提供，I2一端连接到电源VDD，另一端连接到全差分结构的输入端Ibias,全差分结构的输出端即为低通滤波器的输入端V1、V2，高通滤波器与低通滤波器采用并联的结构，滤波器的输出即为控制逻辑的输出Vfb_out、Vref_out。所述全差分结构由第一至第七PMOS管P1至P7、第八至第二十NMOS管N1至N14、反相器I1、第一电阻R1、第二电阻R2、电容C1构成。反相器I1的输入端和P1、N1的栅极连接输入信号EN，反相器I1的输出端连接到N4、N13、N14的栅极，N1的漏极接输入信号Ibias，源极和N2的漏极相连，N2采用栅漏短接的结构，N2、N3、N7、N8的栅极和N4的漏极相连，N2、N3、N4的源极接地VSSO,P2栅漏短接并连接到N3的漏极，P2、P3、P6、P7的栅极和P1的漏极相连，P1、P2、P3、P6、P7的源极接电源VDD；电阻R1、R2，第四PMOS管P4、第五PMOS管P5、NMOS管N5、N6、N7、N8，电容C1构成全差分电路，P3的漏端与R1、R2相连接，R1、R2又分别与P4、P5的源端相连，P4、P5作为全差分电路的输入端，其栅极分别连接输入信号Vfb和Vref，P4的漏端连接N5的栅极和N7的漏极，P5的漏端连接N6的栅极和N8的漏极，N5、N6的漏极与P1、R1、R2的连接点相连，N5、N6、N7、N8的源极接地VSSO，N5、N12的栅极、N13的漏极、N10的源极接输出端V1，N6、N11的栅极、N14的漏极和N9的源极接输出端V2，电容C1串联在V1、V2之间；P6的漏极与N9的栅极和N11的漏极相连，P7的漏极与N10的栅极和N12的漏极相连，N9、N10的漏极连接电源VDD，P6、P7的源端N9、N10的漏端接电源VDD，N11、N12、N13、N14的源端连接地VSSO。所述低通滤波器和高通滤波器并联，由第一至第八PMOS管P1至P8、第一至第二NMOS管N1至N2、第一电阻R1第二电阻R2、恒流源I3构成。全差分结构的输出端V1、V2作为低通滤波器的输入端，V1连接N1的栅极，V2连接N2的栅极，N1的漏极与P1的漏极相连，N2的漏极与P2的漏极相连，P1的漏极、P1、P4的栅极相连，P2的漏极、P2、P3的栅极相连，P3的漏极和电阻R1的一端接输出端Vfb_out，P4的漏极和电阻R2的一端接输出端Vref_out，P1、P2、P3、P4的漏极连接电源VDD，N1、N2和R1、R2的另一端连接到地VSSO；P6的漏极、P5、P6的栅极相连，P6的漏极通过连接恒流源I3连接到地VSSO，P5的漏极与P7、P8的源极相连，P7的栅极与输入端Vref相连，P8的栅极与输入端Vfb相连，P7的漏极连接到输出端Vfb_out，P8的漏极连接到输出端Vref_out。

[0017] 本发明所述的ADC包括偏置电路、差分共源放大电路、十一个比较器。置电路为ADC提供偏置电压，差分共源放大电路的输出端为比较器中的两个NMOS管提供栅极电压，实现电压到电流的转换。比较器采用FLASH结构并行输出，可以提高比较器的速度。比较器均通过电流镜实现，如图2、图3所示，当比较器中两个NMOS管所加的栅极电压不同时，通过设置电流镜中两路电流之间的比例，实现比较器输出不同的翻转点，得到ADC步进形式的温度码的输出，ADC输出步进值为10mv。反相器作为buffer与比较器相连，改善比较器的输出。所述偏置电路由第一PMOS管P1、第一至第四NMOS管N1至N4构成。N1的漏极、N1、N2栅极相连，N3的漏极、N3、N4栅极相连，N1的源极接N3的漏极，N2的源极接N4的漏极，N1的漏极通过恒流源I1连接到电源VDD，N3的漏极连接到P1的漏极；所述差分共源放大电路由第二PMOS管P2和第五至第八NMOS管N5至N8构成，P1、P2栅极相连，P1、P2的源极接电源VDD，P2的漏极接P3、P4的源极，P3、P4的栅极分级接ADC的输入端VN、VP，N5、N8栅漏短接，N7的栅极、N5、N6的漏极与P3的漏极相连,N6的栅极、N7、N8的漏极与P4的漏极相连，N5、N6、N7、N8的源极接地VSSO；所述的十一个比较器采用电流镜的结构，由第九至第三十个NMOS管N9至N30、第七至第二十八个PMOS管P7至P28、第一至第十一个反相器I1至I11构成，其中每一个比较器均是由两个PMOS管、两个NMOS管和一个反相器构成，第一个比较器由P7、P8、N9、N10、I1构成，第二个比较器由P9、P10、N11、N12、I2构成，第三个比较器由P11、P12、N13、N14、I3构成，第四个比较器由P13、P14、N15、N16、I4构成，第五个比较器由P15、P16、N17、N18、I5构成，第六个比较器由P17、P18、N19、N20、I6构成，第七个比较器由P19、P20、N21、N22、I7构成，第八个比较器由P21、P22、N23、N24、I8构成，第九个比较器由P23、P24、N25、N26、I9构成，第十个比较器由P25、P26、N27、N28、I10构成，第十一个比较器由P27、P28、N29、N30、I11构成，P7、P9、P11、P13、P15、P17、P19、P21、P23、P25、P27栅极和漏极相连，P7和P8、P9和P10、P11和P12、P13和P14、P15和P16、P17和P18、P19和P20、P21和P22、P23和P24、P25和P26、P27和P28栅极相连，P7至P28的源极接电源VDD，N9至N20的源极接地VSSO，N9、N11、N13、N15、N17、N19、N22、N24、N26、N28、N30的栅极与P3的漏极相连，N10、N12、N13、N16、N18、N20、N21、N23、N25、N27、N29的栅极与P4的漏极相连，第一至第十一级的内部PMOS管、NOS管、反相器的连接方式相同，以第一个比较器为例，P7的漏极接N9的漏极，P8的漏极与N10的漏极及I1的输入端相连，I1的输出即为第一个比较器的输出端，第一至第十一个比较器的输出分别为comp、nq<1>至nq<5>、q<1>至q<5>。

[0018] 本发明所述的功率MOS阵列由124个相同的功率管I1至I124构成，功率MOS阵列的输入端nq<1>至nq<5>、pq<1>至pq<5>分别与ADC的十个输出端q<1>至q<5>、nq<1>至nq<5>相连，功率MOS阵列的输入端nq<1>至nq<5>所连接的62个功率管和输入端pq<1>至pq<5>所连的62个功率管采用完全对称的分布方式，功率MOS阵列的输出端即为整体电路的输出端Vout。功率MOS阵列的输入端接不同数量的功率管，形成对应于输入的十个不同的小的阵列。当ADC的输入端发生变化碰到ADC的翻转点时，ADC的某一输出会发生电平翻转，从而直接反映到功率MOS阵列上开启或关闭一个小的阵列。当输出电压高于基准电压时，反馈到整体电路的输入端为Vfb大于Vref，即ADC的输入端为Vn大于Vp，若ADC的输入电压达到了ADC的翻转点，功率MOS阵列中输入端pq<1>至pq<5>中部分输入为低电平，所对应的小的阵列会开启，将输出电压的值拉低至标准的输出值。当输出电压低于基准电压时，反馈到整体电路的输入端为Vfb小于Vref，即ADC的输入端为Vn小于Vp，若ADC的输入电压达到了ADC的翻转点，功率MOS阵列中输入端nq<1>至nq<5>中部分输入为低电平，所对应的小的阵列会开启，将输出电压的值上拉至标准的输出值。

[0019] 图4给出了本发明的瞬态仿真波形。上面的为负载电流随时间的变化，下面的为输出电压随时间的变化。