电子驱动电路

摘要

本发明涉及电子驱动电路。公开了一种电子电路，其包括：配置为接收输入信号（SIN）的输入端和配置为耦合到负载的输出端；包括负载路径和控制节点的输出晶体管（11），其中，负载路径被连接在输出端（121）和第一电源节点（131）之间；包括负载路径和控制节点的驱动晶体管（21），其中，负载路径被连接到输出晶体管（11）的控制节点；第一电子开关（31），与驱动晶体管（21）的负载路径串联连接；偏置电路（41），包括内部阻抗并且被连接在驱动晶体管（21）的控制节点和第一电源节点（131）之间；以及控制电路（81），配置为接收输入信号（SIN），并且基于输入信号（SIN）来驱动第一电子开关（31）。

权利要求

1.一种电子电路，包括：

配置为接收输入信号的输入端和配置为耦合到负载的输出端；

包括负载路径和控制节点的输出晶体管，其中，负载路径被连接在输出端和第一电源节点之间；

包括负载路径和控制节点的驱动晶体管，其中，驱动晶体管的负载路径被连接到输出晶体管的控制节点；

第一电子开关，与驱动晶体管的负载路径串联连接；

偏置电路，包括内部阻抗并且被连接在驱动晶体管的控制节点和第一电源节点之间；

以及

控制电路，配置为接收输入信号并且基于输入信号来生成用于驱动第一电子开关的第一驱动信号，该第一驱动信号具有取决于输入信号的状态的导通电平和切断电平。

2.根据权利要求1所述的电子电路，其中，所述第一电子开关被连接在驱动晶体管的负载路径和第二电源节点之间。

3.根据权利要求1所述的电子电路，进一步包括：在输出晶体管的控制节点和第一电源节点之间连接的第二电子开关，其中，控制电路被配置为基于输入信号来生成用于驱动第二电子开关的第二驱动信号，该第二驱动信号具有取决于输入信号的状态的导通电平和切断电平。

4.根据权利要求3所述的电子电路，其中，所述控制电路被配置为驱动第一电子开关和第二电子开关，使得第一电子开关和第二电子开关中的至多一个在导通状态下同时被驱动。

5.根据权利要求1所述的电子电路，进一步包括：电阻器，被连接在输出晶体管的控制节点和第一电源节点之间。

6.根据权利要求1所述的电子电路，其中，偏置电路的内部阻抗包括在驱动晶体管的控制节点和第一电源节点之间连接的电容器和电阻器中的至少一个。

7.根据权利要求6所述的电子电路，

其中，驱动晶体管包括内部栅-漏电容，并且其中，电容器的电容是栅-漏电容的电容值的至少10倍。

8.根据权利要求6所述的电子电路，

其中，驱动晶体管包括内部栅-源电容，并且其中，电容器的电容是栅-源电容的电容值的至少5倍。

9.根据权利要求1所述的电子电路，其中，输出晶体管和驱动晶体管具有相同的导电类型。

10.根据权利要求9所述的电子电路，其中，第一电子开关被实施为与输出晶体管和驱动晶体管的导电类型互补的导电类型的晶体管。

11.根据权利要求1所述的电子电路，其中，偏置电路进一步包括电压调节器，所述电压调节器具有在第一电源节点和第二电源节点之间连接的电源输入端，并且具有耦合到驱动晶体管的控制节点的输出端。

12.根据权利要求2所述的电子电路，

其中，第一电源节点被配置为接收第一电位，并且第二电源节点被配置为接收高于第一电位的第二电位，其中，输出晶体管和驱动晶体管中的每一个是n型MOSFET；并且其中，第一电子开关是p型MOSFET。

13.根据权利要求2所述的电子电路，

其中，第一电源节点被配置为接收第一电位，并且第二电源节点被配置为接收低于第一电位的第二电位，其中，输出晶体管和驱动晶体管中的每一个是p型MOSFET；并且其中，第一电子开关是n型MOSFET。

14.根据权利要求2所述的电子电路，进一步包括：包括负载路径和控制节点的另一输出晶体管，其中，负载路径被连接在输出端和第三电源节点之间；

包括负载路径和控制节点的另一驱动晶体管，其中，负载路径被连接到另一输出晶体管的控制节点；

另一第一电子开关，与另一驱动晶体管的负载路径串联连接；

另一偏置电路，包括内部阻抗并且被连接在另一驱动晶体管的控制节点和第三电源节点之间；以及另一控制电路，被配置为接收输入信号，并且基于输入信号来驱动另一第一电子开关。

15.根据权利要求14所述的电子电路，其中，另一第一电子开关被连接在另一驱动晶体管的负载路径和第四电源节点之间。

16.根据权利要求15所述的电子电路，其中，第一电源节点和第四电源节点被连接，并且第二电源节点和第三电源节点被连接。

17.根据权利要求14所述的电子电路，进一步包括：另一第二电子开关，被连接在输出晶体管的控制节点和第三电源节点之间，其中，另一控制电路被配置为基于输入信号来驱动第二电子开关。

18.根据权利要求17所述的电子电路，其中，控制电路被配置为驱动另一第一电子开关和另一第二电子开关，使得另一第一电子开关和另一第二电子开关中的至多一个在导通状态下同时被驱动。

19.根据权利要求14所述的电子电路，进一步包括：另一电阻器，被连接在另一输出晶体管的控制节点和第三电源节点之间。

说明书

电子驱动电路

技术领域

[0001] 本发明的实施例涉及电子电路，具体地涉及用于驱动诸如例如晶体管的栅极的电容负载的电子驱动电路。

背景技术

[0002] 诸如MOSFET（金属氧化物半导体场效应晶体管）的MOS晶体管或IGBT（绝缘栅双极晶体管）被广泛用在汽车、工业或消费者电子应用中用于驱动负载、转换功率等等。MOS晶体管是电压控制的器件，其包括由栅极电极、栅极电介质和体区以及源极区形成的内部电容（通常被称为栅-源电容）。MOS晶体管可以通过对内部电容进行充电和放电而被接通和关断，其中，接通包括对内部电容进行充电和放电中的一个，并且关断包括对内部电容进行充电和放电中的另一个。例如，在增强型MOS晶体管中，接通MOS晶体管包括对内部电容进行充电，并且关断MOS晶体管包括对内部电容进行放电。

[0003] 用于切换电气负载的现代MOS晶体管可以具有几10V高达几100V的电压阻断能力，但是可以被设计为以其内部电容（在栅极节点处）承受仅几伏特（诸如小于5V或甚至小于3V）的电压。此外，期望以高的频率切换那些MOS晶体管，即以高的速率对内部电容进行充电和放电。

[0004] 因此，存在对一种能够在不超过跨电容负载的预定义的电压阈值的情况下以高的频率驱动电容负载的电子驱动电路的需要。

[0005] 一个实施例涉及电子电路。该电子电路包括配置为接收输入信号的输入端以及配置为耦合到负载的输出端，具有负载路径和控制节点的输出晶体管，其中，所述负载路径被连接在输出端和第一电源节点之间，以及具有负载路径和控制节点的驱动晶体管，其中，负载路径被连接到输出晶体管的控制节点。第一电子开关与驱动晶体管的负载路径串联连接。具有内部阻抗的偏置电路被连接在驱动晶体管的控制节点和第一电源节点之间。电子电路进一步包括控制电路，其配置为接收输入信号并且基于输入信号来驱动第一电子开关。

附图说明

[0006] 以下参考附图来解释示例。附图用于说明特定原理，使得仅图示了理解这些原理必要的方面。附图不是成比例的。在附图中，相同的参考符号表示同样的特征。

[0007] 图1示出了根据一个实施例的电子驱动电路；

[0008] 图2示出了在图1中示出的电子驱动电路中发生的信号和输入信号的时序图；

[0009] 图3示出了图示在图1中示出的电子驱动电路的操作的一种方式的时序图；

[0010] 图4示出了在电子驱动电路中的偏置电路的一个实施例；

[0011] 图5更详细地示出了图4中示出的偏置电路中的电压调节器的一个实施例；

[0012] 图6示出了根据另一实施例的电子驱动电路；

[0013] 图7示出了图示图1中示出的电子驱动电路的操作的一种方式的时序图；以及[0014] 图8示出了根据又一实施例的电子驱动电路。

具体实施方式

[0015] 在以下的详细描述中，参考附图。附图形成描述的一部分，并且通过图示示出其中可以实践本发明的具体实施例。要理解的是，本文中描述的各种实施例的特征可以彼此组合，除非另外具体指出。

[0016] 图1示出了根据一个实施例的电子驱动电路10。该电子驱动电路10被配置为驱动负载。具体地，电子驱动电路10被配置为驱动电容负载。例如，电容负载是MOS晶体管。诸如MOSFET的MOS晶体管或IGBT是根据内部栅-源电容的充电状态接通或断开的电压控制的半导体器件。仅为了说明的目的，图1示出被实施为MOSFET，具体地为n型增强型MOSFET的电容负载Z。然而，这仅仅是示例。任何其他类型的MOS晶体管还可以由电子驱动电路来驱动。该MOSFET的内部栅-源电容由在MOSFET Z的栅极节点G和源极节点S之间连接的电容器CGS来表示。

[0017] 参考图1，电子驱动电路包括配置为接收输入信号SIN的输入端11以及配置为耦合到负载Z的输出端12。在负载Z是MOSFET（如图1所示出的那样）的情况下，电子驱动电路10的输出端12被连接到MOSFET的栅极节点。

[0018] 电子驱动电路10进一步包括输出晶体管11、驱动晶体管21和第一电子开关31。输出晶体管11包括在输出端12和第一电源节点131之间连接的负载路径以及控制节点。驱动晶体管21包括控制节点以及负载路径，该负载路径被连接到输出晶体管11的控制节点并且与第一电子开关31串联连接。第一电子开关31被连接在驱动晶体管21的负载路径和第二电源节点141之间。

[0019] 电子电路10可以包括在输出晶体管11的控制节点和第一电源节点131之间连接的第二电子开关61。可选地，电阻器7（1 在图1中以虚线图示）与第二电子开关61并联连接，并且因此，在输出晶体管11的控制节点和第一电源节点131之间。

[0020] 偏置电路41被连接在驱动晶体管21的控制节点和第一电源节点131之间。偏置电路41包括配置为提供偏置电压V41的电压源411和和内部阻抗421。以下在本文中更详细地解释偏置电路41。控制电路51被配置为接收输入信号SIN并且基于输入信号SIN来驱动第一电子开关31和第二电子开关61。

[0021] 以上解释的电路元件，即，输出晶体管11、驱动晶体管21、第一电子开关31、偏置电路41、控制电路51、第二电子开关61和可选电阻器71是第一驱动电路101的一部分，第一驱动电路101将在下文中被简称为第一驱动器或低侧驱动器。该第一驱动器101被配置为对耦合到输出端12的电容负载进行放电。如图1中示出的那样，如果负载Z是增强型MOSFET，并且使其栅极节点耦合到输出端12，则电容负载是MOSFET的内部栅-源电容CGS。通过第一驱动器101对该内部电容CGS进行放电相当于对MOSFET Z的切换。因此，如果由电子驱动电路10驱动的负载Z是MOS晶体管，则第一驱动器101被配置为关断MOS晶体管。除了配置为对电容负载进行放电（关断MOS晶体管）的第一驱动器101，电子电路10可以包括配置为对电容负载进行充电（接通MOS晶体管）的第二驱动器（在图1中未示出）。

[0022] 当输出晶体管11处于导通状态（接通）时，第一驱动器101对电容负载CGS进行放电（关断MOS晶体管Z）。在导通状态中，输出晶体管11将输出端12与第一电源节点131电连接。在第一驱动器101的操作中，第一电源131可以连接到背对输出端12的电容负载CGS的负载端子，使得输出晶体管101的负载路径与电容负载CGS并联连接。

[0023] 通常，输出晶体管11的操作状态分别取决于第一电子开关31和第二电子开关61的操作状态。当第一电子开关31接通并且第二电子开关61关断时，输出晶体管11在导通状态下被驱动，以及当第一电子开关31关断并且第二电子开关61接通时，输出晶体管11在切断状态下被驱动。控制电路81被配置为基于输入信号SIN来切换第一电子开关31和第二电子开关61，使得第一电子开关31和第二电子开关61中的仅一个被同时接通。为了防止电流贯通，即，在第一电源节点131和第二电源节点141之间的导电路径，控制电路81可以被配置为驱动第一电子开关31和第二电子开关61，使得在关断第一电子开关31和第二电子开关61中的一个和接通第一电子开关和第二电子开关61中的另一个之间存在延迟时间（死区时间）。

[0024] 在图2中示出了控制电路81的操作的一种方式。图2示出了输入信号SIN、第一电子开关31的驱动信号S31和第二电子开关61的驱动信号S61的时序图。输入信号SIN定义了由电子开关10驱动的负载Z的期望的操作状态。出于说明的目的，假定输入信号SIN可以具有两个不同信号电平中的一个，即第一信号LE1和第二信号电平LE2中的一个。第一信号电平LE1指示期望关断输出晶体管11，以便防止电容负载CGS被放电，以及第二信号电平LE2指示期望接通输出晶体管11，以便使电容负载CGS放电。仅为了说明的目的，在图2中示出的示例中，第一电平LE1是高电平，并且第二电平LE2是低电平。

[0025] 驱动信号S31、S61中的每一个可以具有接通相应的电子开关31、61的导通电平以及关断相应开关31、61的切断电平中的一个。当输入信号SIN具有第一电平LE1时，控制电路81通过生成驱动信号S31的切断电平来关断第一电子开关31，并且通过生成驱动信号S61的导通电平来接通第二电子开关61。在第一驱动器101的该操作模式下，输出晶体管11被关断。当从输入信号SIN的信号电平从第一电平LE1改变为第二电平LE2时，控制电路81通过生成驱动信号S61的切断电平来关断第二电子开关61，并且在可选的延迟时间TD之后，通过生成驱动信号S31的导通电平来接通第一电子开关31。在第一驱动器101的该操作模式下，输出晶体管11被接通。

[0026] 在下文中解释图1中示出的第一驱动器101的操作的一种方式。为了解释的目的，假定输出晶体管11和驱动晶体管21中的每一个是n型MOSFET，特别是n型增强型MOSFET。在该情况下，输出晶体管11和驱动晶体管21的控制节点分别是形成相应晶体管的MOSFET的栅极节点，并且负载路径是形成相应晶体管的MOSFET的漏-源路径。参考图1，形成输出晶体管11的MOSFET的漏极节点（在下文中简称为输出晶体管11的漏极节点）被连接到输出端12，并且源极节点被连接到第一电源节点131。形成驱动晶体管21的MOSFET的源极节点（在下文中简称为驱动晶体管21的源极节点）被连接到输出晶体管11的栅极节点，并且驱动晶体管21的漏极节点被连接到第一电子开关31。

[0027] 为了解释的目的，进一步假定第一电子开关31和第二电子开关61是互补导电类型的晶体管。在图1中示出的实施例中，第一电子开关31是p型MOSFET，特别是p型增强型MOSFET，并且第二电子开关61是n型MOSFET，特别是n型增强型MOSFET。形成第一电子开关31的MOSFET在其栅极节点处从控制电路81接收驱动信号S31。形成第一电子开关31的该MOSFET的漏极节点被连接到驱动晶体管21的漏极节点，并且形成第一电子开关31的MOSFET的源极节点被连接到第二电源节点141。形成第二电子开关61的MOSFET在其栅极节点处从控制电路81接收驱动信号S61。形成第二电子开关61的该MOSFET的漏极源极路径被连接在输出晶体管
11的栅极节点和第一电源节点131之间。即，形成第二电子开关61的MOSFET的漏-源路径与输出晶体管11的内部栅-源电容CGS11并联连接。输出晶体管11进一步包括内部栅-漏电容。然而，在图1中未明确图示该电容。

[0028] 驱动晶体管21包括内部栅-源电容CGS21和内部栅-漏电容CGD21。在图1中，这些电容分别由在栅极节点和源极节点和漏极节点之间连接的电容器来表示。VGS21和VGD21表示跨这些电容CGS21、CGD21的电压。

[0029] 如果第一电子开关31被实施为p型MOSFET，则驱动信号S31的切断电平可以对应于在第二电源节点141处的电位V21的电平，而导通电平可以是小于第二电源节点141处的电位V21减去该p型MOSFET 31的阈值电压的信号电平。在图2中示出了这些信号电平。如果第二电子开关61是n型MOSFET，则将驱动信号S61的切断电平可以对应于第一电源节点131处的电位V11的电平，而导通电平可以是高于第一电源节点131处的电位V11加上该n型MOSFET的阈值电压的信号电平。在图2中还示出了这些信号电平。

[0030] 其中输出晶体管11被关断的第一驱动器101的操作模式将被称为第一驱动器101的切断状态，并且其中输出晶体管11被接通的操作模式将被称为第一驱动器101的导通状态。存在其中期望第一驱动器101快速地从切断状态切换为导通状态，即快速地接通输出晶体管11的应用。接通输出晶体管11包括对内部栅-源电容CGS11进行充电，使得跨该内部电容CGS11的栅-源电压VGS11上升到高于输出晶体管11的阈值电压。为了快速地接通输出晶体管
11，期望在不使得电压VGS11超过预定义的电压阈值的情况下，对内部栅源电容CGS11进行快速地充电。通过偏置电路41使其栅极节点偏置的驱动晶体管21能够对输出晶体管11的栅-源电容CGS11进行快速地充电。这在以下进行解释。

[0031] 当第一电子开关11处于切断状态，并且输出晶体管11的栅-源电容CGS11已经被放电时，然后在驱动晶体管21的源极节点S21处的电位对应于第一电源节点131处的电位V11，使得驱动晶体管21的栅-源电压VGS21对应于由偏置电路41提供的偏置电压V41。该偏置电压V41使得其高于驱动晶体管21的阈值电压，使得驱动晶体管21处于导通状态。然而，通过驱动晶体管21的电流IDS21是零，直到第一电子开关31接通。在第一电子开关31接通之前，是在驱动晶体管21和第一电子开关31之间的电路节点的驱动晶体管21的漏极节点D21处的电位基本上对应于第一电源节点131处的电位V11。因此，驱动晶体管21的栅-漏电压VGD21也等于由偏置电路41提供的偏置电压V41。在图1中，VG21表示在驱动晶体管21的栅极节点G21和第一电源节点131之间的电压。该电压在下文中将被称为栅极电压。在稳定状态下，在第一电子开关31接通之前，栅极电压VG21基本上等于偏置电压V41。

[0032] 图3示出了第一电子开关31的驱动信号S31、驱动晶体管21的栅极电压VG21、输出晶体管11的栅-源电压VGS11和通过输出晶体管11的电流IDS11的时序图。图3中示出的时序图在电子开关31接通之前不久的时间处开始。在第一电子开关31接通之前，输出晶体管11的栅-源电压VGS11是零，通过输出晶体管11的电流IDS1（1 漏-源电流）是零，并且驱动晶体管21的栅极电压VG21、栅-源电压VGS21和栅-漏电压VGD21中的每一个基本上等于偏置电压V41。

[0033] 当控制电路81基于输入信号SIN来接通第一电子开关31时，输出晶体管11的栅-源电容CGS11被快速地充电，因为驱动器晶体管21在第一电子开关31接通时已经导通。只要驱动信号S31达到形成第一电子开关31的MOSFET的阈值电压，第一电子开关31就接通。只要驱动信号S31达到阈值电压，具有驱动晶体管21定义的电流水平的电流IDS21就流过驱动晶体管21并且流到输出晶体管11的栅-源电容CGS11中。高于阈值电压的在第一电子开关31的栅极节点和源极节点之间的信号电平的进一步增加可以减少在第一电子开关中发生的损耗，但不改变电流IDS21。这借助于驱动晶体管21由偏置源41被预先偏置。通过驱动晶体管21的电流IGS21的水平基本上通过驱动晶体管21的栅-源电压VGS21来定义。

[0034] 正好在第一电子开关31接通之后流动的电流IGD21对输出晶体管11的栅-源电容CGS11快速地充电，由此产生通过输出晶体管11的快速增加的电流IDS11。该电流IDS11随着电容负载CGS放电而减小。

[0035] 参考图3，驱动晶体管21的栅极电压VG2（1 其对应于在输出晶体管的栅-源电容CGS11被充电之前的栅-源电压VGS21）在电子开关31接通时，增加到高于偏置电压V41的电平的电压电平。即，

[0036] VG21 = V41 + ΔV                            (1)，

[0037] 其中，ΔV是栅极电位相对于偏置电压V41的增加。与其中驱动晶体管21仅由偏置电压41来偏置的情形相比，栅极电压VG21的该增加ΔV（在接通第一电子开关时等于VGS21）导致了电流IDS21的增加。栅极电压VG21的该增加ΔV的原因如下。

[0038] 基本上，存在使得栅极电压VG21增加的两种效应。第一效应是基于下述事实：栅极节点G21通过内部栅-漏电容CGD电容耦合到漏极节点D21。当第一电子开关31接通时，驱动晶体管21的漏极节点D21处的电位VD21从第一电源电位V11上升到第二电源电位V21。借助将栅极节点G21电容耦合到漏极节点D21，栅极节点G21处的电位随着漏极节点D21处的电位VD21增加而增加。偏置电路41的内部阻抗421防止偏置电路41瞬时平衡在驱动晶体管21的栅极节点G21处的电位的这样的增加ΔV。

[0039] 根据图4中示出的一个实施例，偏置电路41的内部阻抗421包括在驱动晶体管21的栅极节点G21和第一电源节点131之间的具有电阻器4221和电容器4231的并联电路。偏置电路41的电容器4321和驱动晶体管21的栅-漏电容CGD21形成电容分压器。在稳定状态下，在第一电子开关31接通之前，偏置电路41的电容器4231已经被充电为偏置电压V41，并且栅-漏电容CGD21已经被充电为偏置电压V41。当在漏极节点处的电位VD21增加时，驱动晶体管21的栅极电压VG21增加。可以示出的是，正好在接通第一电子开关31之后，作为第一近似，栅极电压VG21的增加ΔV'如下：

[0040] (2)，

[0041] 其中，C4231是电容器的电容，CGD21是栅-漏电容的电容值。该第一近似忽略了驱动晶体管的栅-源电容CGS21，即，其基于下述假定：在漏极节点D21和第一电源节点之间的电容分压器仅包括栅-漏电容CGD21和电容器4231。然而，如果电容器4231的电容明显高于栅-漏电容CGD21，则该假定是有效的。如果额外地考虑栅-源电容CGS21，则电压增加ΔV'小于通过应用等式（2）所获得的值。参考等式（2），电压差ΔV'可以通过相对于栅-漏电容CGD21的电容值适当地设计电容器4231的电容C4231进行调整。

[0042] 在接通第一电子开关31之后，驱动晶体管的栅极电位VG21增加到高于偏置电压V41的电平不仅由驱动晶体管21的漏极电位VG21的增加而产生，而且也由输出晶体管11的栅-源电压VGS11的增加而产生。这是产生栅极电压VG21的增加的第二效应。输出晶体管11的栅极节点经由驱动晶体管21的栅-源电容CGS21而被电容耦合到驱动晶体管21的栅极节点G21，使得输出晶体管11的栅-源电压VGS11的增加产生了驱动晶体管21的栅极电位VG21的增加。作为忽略了栅-漏电容CGD21的第一近似，由该效应产生的栅极电位VG21的增加ΔV'被给出如下：

[0043] （3），

[0044] 其中，VGS11表示输出晶体管栅-源电压的电压电平，CGS21表示驱动晶体管21的栅-源电容的电容值，并且C4231表示偏置电路41中的电容器4231的电容。基于等式（3）可以看出，通过相对于驱动晶体管21的栅-源电容CGS21的电容值适当地设计电容器4231的电容，可以限制栅极电位VG21的增加ΔV''。

[0045] 参考等式（1）的栅极电压VG21的总体增加ΔV考虑参考等式（2）和（3）解释的两个效应。根据一个实施例，电容C4231被适配为栅-漏电容CGD21和栅-源电容CGS21的电容值，以及在驱动晶体管的漏极节点D21和源极节点S21处的电压摆动，使得栅极电压VG21的总体增加ΔV在偏置电压V41的5%和25%之间，特别是10%和20%之间。根据一个实施例，电容器4231的电容C4231是栅-漏电容CGD21的最大电容值的至少10倍，特别是至少50倍。根据一个实施例，电容器4231的电容C4231是栅-源电容CGS21的最大电容值的至少5倍，特别是至少10倍。

[0046] 在第二电源节点141和第一电源节点131之间的电源电压V21-V11高于偏置电压V41。根据一个实施例，电源电压是偏置电压的至少2倍、至少3倍或甚至至少5倍。根据一个实施例，偏置电压V41在2.5V和3.5V之间，而电源电压是10V或更高。

[0047] 参考图3，输出晶体管11的栅-源电压VGS11低于驱动晶体管21的栅极节点处的电位VG21，因为驱动晶体管21在输出晶体管11的栅-源电压VGS11达到等于驱动晶体管21的栅极节点G21处的电位VG21减去驱动晶体管21的阈值电压的电压电平时关断。因此，输出晶体管11的栅-源电压VGS11总是低于偏置电压V41加上电压差ΔV，使得输出晶体管的最大栅-源电压VGS11可以通过适当地设计偏置电路41，特别地通过适当地选择偏置电压V41和电容器4231而被调整。在偏置电路41中，与电容器4231并联连接的电阻器4221使电容器4231放电，使得栅极电压VG21的电压电平逐渐减小到偏置电压V41的电平。栅极电位VG21减小的速率取决于具有电阻器4221和电容器4231的并联电路的时间常数。通常，栅极电位VG21减小的速率越高，电阻器4221的电阻R4221越低，并且反之亦然。

[0048] 参考图4，内部阻抗421包括连接在电压源411和驱动晶体管21的栅极节点G21之间的另一电阻器4211。该另一电阻器4211将偏置电路41的能力定义为将栅极电位VG21的减小抵消到低于偏置电压V41。电阻器4211的电阻R4211越低，偏置电路41将栅极电位V21从低于偏置电压V41的电平调节到对应于偏置电压V41的电平就越快。

[0049] 图5更详细地示出了偏置电路41中的电压源411的一个实施例。在该实施例中，电压源411被实施为连接在第一电源节点131和第二电源节点141之间的线性电压调节器。在该实施例中，电压调节器包括输出晶体管4111，其具有在第二电源节点141和具有电阻器4221和电容器4231的并联电路之间连接的负载路径。图4中示出的另一电阻器4211由图5中示出的实施例中的输出晶体管4111的特性来定义。特别地，电阻器由输出晶体管4221的跨导（通常称为gm）来定义。在图5中示出的实施例中，输出晶体管4111被实施为MOSFET，特别被实施为n型MOSFET。在该电压调节器411中，输出晶体管4111被驱动，使得在稳定状态下，跨具有电阻器4221和电容器4231的并联电路的电压对应于偏置电压V41。该偏置电压V41由参考电流源4121和另一电阻器4141来定义。参考电流源4121通过电阻器4141和MOSFET 4151驱动参考电流I4121，MOSFET 4151使其栅极节点连接到其漏极节点。具有另一电阻器4141和另一晶体管
4151的串联电路被连接在输出晶体管4111的栅极节点和第一电源节点131之间。根据一个实施例，另一电阻器4141的电阻等于电阻器4221的电阻，并且输出晶体管4111和另一晶体管
4151特别是具有相同沟道宽度、相同沟道长度和相同阈值电压的相同类型的晶体管。在该情况下，另一晶体管4151的栅-源电压和输出晶体管4111的栅-源电压是相等的，并且跨另一电阻器的电压V4141对应于偏置电压V41。即，偏置电压V41通过参考电流I4121的水平乘以另一电阻器4141的电阻R4141来定义：

[0050] （4）。

[0051] 参考图5，电容器4131可以与包括电阻器4141和晶体管4151的串联电路并联连接。参考上文，跨具有电阻器4141和晶体管4151的串联电路的电压是驱动晶体管并且定义偏置电压V41的参考电压。输出晶体管4111的栅极节点与电压调节器411的输出端电容耦合，即，与包括电阻器4221和电容器4231的并联电路耦合。因此，在接通第一电子开关31时的偏置电压V41的快速改变（诸如偏置电压的增加）可以改变在输出晶体管4111的栅极节点处的电位，并且因此，如果没有采取额外的措施，则改变参考电压。电容器4131对输出晶体管4111的栅极节点处的电位的这样的改变进行滤波，并且因此，稳定参考电压。

[0052] 具有以上解释的第一驱动器101的电子电路1被配置为使连接到输出端12的电容负载CGS放电。图6示出了电子驱动电路的一个实施例，该电子驱动电路被配置为基于输入信号SIN对连接到输出端12的电容负载CGS进行充电。如同在图1中示出的实施例中那样，电容负载是MOSFET Z的栅-源电容。

[0053] 图6中示出的电子电路包括驱动器102，其在下文中将被称为第二驱动器或高侧驱动器。驱动器102的拓扑对应于参考的图1中示出的驱动器101的拓扑。在图1和图6中示出的驱动器101、102中，同样的特征具有相同的参考标记，其区别仅在于在图1中对参考标记添加下标指数“1”，并且在图6中对参考标记添加下标指数“2”。特别地，图6中示出的驱动器102包括输出晶体管12、驱动晶体管22和第一电子开关32。输出晶体管12包括控制节点和在输出端12和第一电源节点132之间连接的负载路径。驱动晶体管21包括控制节点以及连接到输出晶体管12的控制节点并且与第一电子开关32串联连接的负载路径。第一电子开关32被连接在第二电源节点141和驱动晶体管21的负载路径之间。

[0054] 驱动器102可以包括在输出晶体管12的控制节点和第一电源节点132之间连接的第二电子开关62 。可选地，电阻器72（在图6中以虚线图示）与第二电子开关62并联连接，并且因此被连接在输出晶体管12的控制节点和第一电源节点132之间。

[0055] 偏置电路42被连接在驱动晶体管22的控制节点和第一电源节点132之间。偏置电路42包括配置为提供偏置电压V42的电压源412和内部阻抗422。控制电路52被配置为接收输入信号SIN，并且基于输入信号SIN来驱动第一电子开关32和第二电子开关62。

[0056] 参考图7，图7示出了输入信号SIN、第一电子开关32的驱动信号S32和第二电子开关62的驱动信号S62的时序图。输入信号SIN定义由电子开关10驱动的负载Z的期望的操作状态。为了说明的目的，假定输入信号SIN可以具有两个不同的信号电平中的一个，即第一信号LE1和第二信号电平LE2中的一个。第一信号电平LE1指示期望接通输出晶体管12，以便对电容负载CGS充电，并且第二信号电平LE2指示期望关断输出晶体管12。仅为说明的目的，在图
7中示出的示例中，第一电平LE1是高电平，并且第二电平LE2是低电平。

[0057] 驱动信号S32、S62中的每一个可以具有接通各个电子开关32、62的导通电平和关断各个开关32、62的切断电平中的一个。当输入信号SIN具有第二电平LE2时，控制电路82通过生成驱动信号S32的切断电平来关断第一电子开关32，并且通过生成驱动信号S62的导通电平来接通第二电子开关62。在第一驱动器102的该操作模式下，输出晶体管12被关断。当输入信号SIN的信号电平从第二电平LE2改变为第一电平LE1时，控制电路82通过生成驱动信号S62的切断电平来关断第二电子开关62,并且在可选的延迟时间TD之后，通过生成驱动信号S32的导通电平来接通第一电子开关32。在第一驱动器102的该操作模式下，输出晶体管12被接通。

[0058] 图6中示出的驱动器102与图1中示出的驱动器101的不同之处在于，输出晶体管12和驱动晶体管22是p型MOSFET，其中输出晶体管12的漏极节点被连接到输出端12，并且驱动晶体管22的源极节点被连接到输出晶体管12的栅极。此外，第一电子开关32是n型MOSFET，并且第二电子开关62是p型MOSFET，其中，形成第一电子开关32的MOSFET的源极节点被连接到第二电源节点142。此外，在第一电源节点132处的电位V12高于第二电源节点142处的电位V22。

[0059] 如果在图6中示出的驱动器102中第一电子开关32被实施为n型MOSFET，则驱动信号S31的切断电平可以对应于第二电源节点142处的电位V22的电平，而导通电平可以是高于第二电源节点142处的电位V22加上该n型MOSFET 32的阈值电压的信号电平。那些信号电平被示出在图7中。如果第二电子开关62是p型MOSFET，则驱动信号S61的切断电平可以对应于第一电源节点131处的电位V11的电平，而导通电平可以是低于第一电源节点132处的电位V12减去该p型MOSFET的阈值电压的信号电平。这些信号电平也被示出在图7中。

[0060] 已经关于在图1中示出的第一驱动器101的功能解释的一切也适用于在图6中示出的第二驱动器102。特别地，在接通第一开关31时，驱动晶体管22的栅极电压VG22的幅值借助于分别将栅极节点G22电容耦合到漏极节点D22和源极节点S22并且借助于偏置源42的内部阻抗422，而增加到高于偏置电压的幅值。偏置源可以如以下在本文中参考图4和图5解释的那样被实施，其中偏置源42中的输出晶体管（未示出）可以被实施为p型晶体管，而不是图5中示出的n型晶体管4111。

[0061] 图8示出了包括如图1中示出的低侧驱动器101和如图6中示出的高侧驱动器的电子开关10的一个实施例。该电子电路10被配置为，基于输入信号来使电容负载CGS充电或者使电容负载放电。在该实施例中，低侧驱动器101的第二电源节点141被连接到高侧驱动器102的第一电源节点132，使得低侧驱动器101的第二电源电位V21等于高侧驱动器102的第一电源电位V12，即V21 = V12 = V2。此外，高侧驱动器102的第二电源节点142被连接到低侧驱动器101的第一电源节点131，使得高侧驱动器102的第二电源电位V22等于低侧驱动器的第一电源电位V11，即，V22 = V11 = V1。V1表示在低侧驱动器10（1 高侧驱动器102）的第一电源节点131（第二电源节点142）处接收的电位，并且V2表示在低侧驱动器101（高侧驱动器102）的第二电源节点141（第一电源节点132）处接收的电位。电位V1可以对应于在背对输出端12的电容负载CGS的负载端子处的电位。