一种应用于无源超高频射频识别标签芯片的解调电路

摘要

本发明公开了一种应用于无源超高频射频识别标签芯片的解调电路，包括依次串接的包络检波电路、限压电路、低通滤波电路、参考电平产生与比较输出电路。本发明的包络检波电路采用有源包络检波的方法，将调制在高频载波上的基带信号还原出来，还原的包络信号经限压电路被限制在后级电路的共模输入范围内，然后经低通滤波电路滤除高频载波以及环境中的噪声信号，再输入到参考电平产生与比较输出电路中与参考电平相比较输出数字信号，给数字基带处理，具有高灵敏度、低功耗、面积较小的优点。

权利要求

1.一种应用于无源超高频射频识别标签芯片的解调电路，其特征在于：包括依次串接的包络检波电路、限压电路、低通滤波电路、参考电平产生与比较输出电路，所述包络检波电路包括第一PMOS管、第二PMOS管、第一NMOS管、第二NMOS管、第三NMOS管、第四NMOS管、第五NMOS管、第六NMOS管、第一电容、第二电容、第三电容、第四电容、第五电容，第一PMOS管、第二PMOS管的源极接高电平，第一PMOS管的栅极与第二PMOS管的栅极相连，并与外部偏置电压相连；第一PMOS管的漏极与第一NMOS管的漏极相连并连接到第一NMOS管的栅极；第一NMOS管的源极与第二NMOS管的漏极相连；第一NMOS管的栅极、第二NMOS管的栅极、第六NMOS管的栅极相连并连接到第五电容一端；第五电容另一端与第一射频输入端相连；第二NMOS管的源极与第六NMOS管的源极相连并连接到地；第二PMOS管的漏极与第三NMOS管的漏极相连并连接到第三NMOS管的栅极；第三NMOS管的源极与第四NMOS管的漏极相连；第三NMOS管的栅极、第四NMOS管的栅极、第五NMOS管的栅极相连并连接到第二电容一端；第二电容另一端与第二射频输入端连接；第四NMOS管的源极、第五NMOS管的源极、第六NMOS管的漏极相连并连接到第四电容一端；第四电容另一端与第三射频输入端相连；第三电容一端与第五NMOS管的源极相连，第三电容另一端与第五NMOS管的栅极相连；第五NMOS管的漏极与限压电路相连；第一电容的一端与第五NMOS管的漏极相连，第一电容的另一端与第四射频输入端相连，其中第一射频输入端与第二射频输入端互为差分输入信号端，第三射频输入端与第四射频输入端互为差分输入信号端。

2.根据权利要求1所述的应用于无源超高频射频识别标签芯片的解调电路，其特征在于：所述限压电路包括第七NMOS管、第八NMOS管、第九NMOS管、第十NMOS管、第六电容，第七NMOS管的栅极、第八NMOS管的漏极、第九NMOS管的栅极均与第五NMOS管的漏极相连，第七NMOS管的栅极与第七NMOS管的漏极相连；第七NMOS管的源极接地；第九NMOS管的栅极与第九NMOS管的漏极相连；第八NMOS管的栅极、第九NMOS管的源极、第十NMOS管的栅极、第十NMOS管的漏极相连并与第六电容的一端连接；第八NMOS管的源极、第十NMOS管的源极、第六电容的另一端相连并接地。

3.根据权利要求2所述的应用于无源超高频射频识别标签芯片的解调电路，其特征在于：所述低通滤波电路包括电阻和第七电容，电阻一端与第五NMOS管的漏极相连，电阻另一端、第七电容的一端分别与参考电平产生与比较输出电路的输入端相连，第七电容的另一端接地。

4.根据权利要求3所述的应用于无源超高频射频识别标签芯片的解调电路，其特征在于：所述参考电平产生与比较输出电路包括第三PMOS管、第四PMOS管、第五PMOS管、第六PMOS管、第七PMOS管、第八PMOS管、第九PMOS管、第十PMOS管、第十一PMOS管、第十二PMOS管、第十一NMOS管、第十二NMOS管、第十三NMOS管、第十四NMOS管、第十五NMOS管、第十六NMOS管、第十七NMOS管、第十八NMOS管和第八电容，第三PMOS管的漏极、第三PMOS管的栅极、第四PMOS管的栅极、第九PMOS管的栅极、第十一PMOS管的栅极相互连接并与外部偏置电压相连，第三PMOS管的源极、第四PMOS管的源极、第九PMOS管的源极、第十一PMOS管的源极相互连接并接高电平；第四PMOS管的漏极、第五PMOS管的源极、第六PMOS管的源极、第八PMOS管的源极相互连接；第十一NMOS管的漏极与第五PMOS管的栅极连接并作为参考电平产生与比较输出电路的输入端连接到第七电容的一端；第五PMOS管的漏极、第十一NMOS管的栅极、第十二NMOS管的漏极、第十二NMOS管的栅极、第十三NMOS管的栅极、第十四NMOS管的栅极、第十六NMOS管的栅极相互连接；第六PMOS管的栅极、第十四NMOS管的漏极、第七PMOS管的源极、第七PMOS管的栅极、第八PMOS管的栅极相互连接并与第八电容一端相连； 第六PMOS管的漏极、第十三NMOS管的漏极、第十PMOS管的栅极、第十七NMOS管的栅极相互连接；第八PMOS管的漏极、第七PMOS管的漏极、第十五NMOS管的栅极、第十六NMOS管的漏极相互连接；第十四NMOS管的源极与第十五NMOS管的漏极相连接；第九PMOS管的漏极与第十PMOS管的源极相连；第十PMOS管的漏极、第十七NMOS管的漏极、第十二PMOS管的栅极、第十八NMOS管的栅极相互连接；第十一PMOS管的漏极与第十二PMOS管的源极相连；第十二PMOS管的漏极与第十八NMOS管的漏极相互连接并连接到输出电压端；第十一NMOS管的源极、第十二NMOS管的源极、第十三NMOS管的源极、第十五NMOS管的源极、第十六NMOS管的源极、第十七NMOS管的源极、第十八NMOS管的源极、第八电容的另一端相互连接并接地。

5.根据权利要求4所述的应用于无源超高频射频识别标签芯片的解调电路，其特征在于：所有的NMOS管和PMOS管均工作在亚阈值区。

说明书

一种应用于无源超高频射频识别标签芯片的解调电路

技术领域

[0001] 本发明涉及模拟集成电路领域，特别涉及一种应用于无源超高频射频识别标签芯片的解调电路。

背景技术

[0002] 射频识别(RFID)作为一种自动识别技术，与传统的条形码相比具有读取速度快、寿命长、可重复使用、体积小、数据存储量大且受外部环境影响较小等优点，特别是无源UHF RFID具有识别距离远的特点，该技术被广泛应用于物流仓储管理、生产制造、零售业以及邮政快递等服务与生产领域。

[0003] 通常基本的RFID系统主要由RFID标签、读写器、天线、中间件以及应用软件组成。RFID标签作为数据真正的载体，由标签芯片和天线组成。而标签芯片主要由射频模拟前端电路、数字基带、存储器组成。解调电路属于射频模拟前端电路，主要负责将阅读器发送基带信号进行解调，并送给数字基带进行处理。作为无源RFID标签芯片，需要依靠阅读器发射的电磁波来提供能量使其正常工作。基于芯片成本和技术方面的考虑，通常阅读器将发送的基带信号以幅度调制(ASK)的方式，实现从阅读器到标签芯片前向链路的通信。为适应远距离工作，需要标签芯片具有高灵敏度和低功耗的特点，即在阅读器发送微弱信号时候，标签芯片也能正常进行解调。解调电路通常分为电压型和电流型；电流型解调电路通常将电压信号转换为电流信号进行处理，其结构往往比较复杂。而电压型解调电路，结构简单易于实现，但传统的电压型解调电路采用肖特基二极管作为包络检波电路，在标准的CMOS工艺中会带来比较高的成本。而采用内外阈值补偿的方法会增加额外的芯片面积和功耗。另外，解调器中参考电平产生电路采用电阻分压的方法，会带来比较大的面积。因此，迫切需要一种低功耗、高灵敏度、面积小的ASK解调电路。

发明内容

[0004] 为了解决上述技术问题，本发明提供一种功耗低、灵敏度高、面积小的应用于无源UHF RFID标签芯片的ASK解调电路。

[0005] 本发明解决上述问题的技术方案是：一种应用于无源超高频射频识别标签芯片的解调电路，包括依次串接的包络检波电路、限压电路、低通滤波电路、参考电平产生与比较输出电路，所述包络检波电路包括第一PMOS管、第二PMOS管、第一NMOS管、第二NMOS管、第三NMOS管、第四NMOS管、第五NMOS管、第六NMOS管、第一电容、第二电容、第三电容、第四电容、第五电容，第一PMOS管、第二PMOS管的源极接高电平，第一PMOS管的栅极与第二PMOS管的栅极相连，并与外部偏置电压相连；第一PMOS管的漏极与第一NMOS管的漏极相连并连接到第一NMOS管的栅极；第一NMOS管的源极与第二NMOS管的漏极相连；第一NMOS管的栅极、第二NMOS管的栅极、第六NMOS管的栅极相连并连接到第五电容一端；第五电容另一端与第一射频输入端相连；第二NMOS管的源极与第六NMOS管的源极相连并连接到地；第二PMOS管的漏极与第三NMOS管的漏极相连并连接到第三NMOS管的栅极；第三NMOS管的源极与第四NMOS管的漏极相连；第三NMOS管的栅极、第四NMOS管的栅极、第五NMOS管的栅极相连并连接到第二电容一端；第二电容另一端与第二射频输入端连接；第四NMOS管的源极、第五NMOS管的源极、第六NMOS管的漏极相连并连接到第四电容一端；第四电容另一端与第三射频输入端相连；第三电容一端与第五NMOS管的源极相连，第三电容另一端与第五NMOS管的栅极相连；第五NMOS管的漏极与限压电路相连；第一电容的一端与第五NMOS管的漏极相连，第一电容的另一端与第四射频输入端相连，其中第一射频输入端与第二射频输入端互为差分输入信号端，第三射频输入端与第四射频输入端互为差分输入信号端。

[0006] 上述应用于无源超高频射频识别标签芯片的解调电路中，所述限压电路包括第七NMOS管、第八NMOS管、第九NMOS管、第十NMOS管、第六电容，第七NMOS管的栅极、第八NMOS管的漏极、第九NMOS管的栅极均与第五NMOS管的漏极相连，第七NMOS管的栅极与第七NMOS管的漏极相连；第七NMOS管的源极接地；第九NMOS管的栅极与第九NMOS管的漏极相连；第八NMOS管的栅极、第九NMOS管的源极、第十NMOS管的栅极、第十NMOS管的漏极相连并与第六电容的一端连接；第八NMOS管的源极、第十NMOS管的源极、第六电容的另一端相连并接地。

[0007] 上述应用于无源超高频射频识别标签芯片的解调电路中，所述低通滤波电路包括电阻和第七电容，电阻一端与第五NMOS管的漏极相连，电阻另一端、第七电容的一端分别与参考电平产生与比较输出电路的输入端相连，第七电容的另一端接地。

[0008] 上述应用于无源超高频射频识别标签芯片的解调电路中，所述参考电平产生与比较输出电路包括第三PMOS管、第四PMOS管、第五PMOS管、第六PMOS管、第七PMOS管、第八PMOS管、第九PMOS管、第十PMOS管、第十一PMOS管、第十二PMOS管、第十一NMOS管、第十二NMOS管、第十三NMOS管、第十四NMOS管、第十五NMOS管、第十六NMOS管、第十七NMOS管、第十八NMOS管和第八电容，第三PMOS管的漏极、第三PMOS管的栅极、第四PMOS管的栅极、第九PMOS管的栅极、第十一PMOS管的栅极相互连接并与外部偏置电压相连，第三PMOS管的源极、第四PMOS管的源极、第九PMOS管的源极、第十一PMOS管的源极相互连接并接高电平；第四PMOS管的漏极、第五PMOS管的源极、第六PMOS管的源极、第八PMOS管的源极相互连接；第十一NMOS管的漏极与第五PMOS管的栅极连接并作为参考电平产生与比较输出电路的输入端连接到第七电容的一端；第五PMOS管的漏极、第十一NMOS管的栅极、第十二NMOS管的漏极、第十二NMOS管的栅极、第十三NMOS管的栅极、第十四NMOS管的栅极、第十六NMOS管的栅极相互连接；第六PMOS管的栅极、第十四NMOS管的漏极、第七PMOS管的源极、第七PMOS管的栅极、第八PMOS管的栅极相互连接并与第八电容一端相连；第六PMOS管的漏极、第十三NMOS管的漏极、第十PMOS管的栅极、第十七NMOS管的栅极相互连接；第八PMOS管的漏极、第七PMOS管的漏极、第十五NMOS管的栅极、第十六NMOS管的漏极相互连接；第十四NMOS管的源极与第十五NMOS管的漏极相连接；第九PMOS管的漏极与第十PMOS管的源极相连；第十PMOS管的漏极、第十七NMOS管的漏极、第十二PMOS管的栅极、第十八NMOS管的栅极相互连接；第十一PMOS管的漏极与第十二PMOS管的源极相连；第十二PMOS管的漏极与第十八NMOS管的漏极相互连接并连接到输出电压端；第十一NMOS管的源极、第十二NMOS管的源极、第十三NMOS管的源极、第十五NMOS管的源极、第十六NMOS管的源极、第十七NMOS管的源极、第十八NMOS管的源极、第八电容的另一端相互连接并接地。

[0009] 上述应用于无源超高频射频识别标签芯片的解调电路中，所有的NMOS管和PMOS管均工作在亚阈值区。

[0010] 本发明的有益效果在于：

[0011] 1、本发明包括依次串接的包络检波电路、限压电路、低通滤波电路、参考电平产生与比较输出电路，采用有源包络检波电路，能够提高解调器灵敏度，增加标签芯片的工作距离；限压电路能够在标签近场工作时起到一个很好的限压作用，提高了解调器的动态范围；

[0012] 2、本发明的参考电平产生与比较输出电路采用峰值检测的方法，替代了传统大电阻大电容，减小了芯片面积，节省了芯片成本；

[0013] 3、本发明电路中所有的MOS管都工作在亚阈值区，具有低电流低功耗的特点，适应无源标签芯片的要求。

附图说明

[0014] 图1为本发明的电路图。

[0015] 图2为本发明在输入射频载波信号频率为920MHz，幅度为0.1V，调制深度为30％，调制速率为80kb/s，电源电压VDD为1.4V下，输入信号与包络信号、参考电平及输出信号仿真图。

[0016] 图3是本发明在输入射频载波信号频率为920MHz，幅度为1V，调制深度为30％，调制速率为80kb/s，电源电压VDD为1.4V下，输入信号与包络信号、参考电平及输出信号仿真图。

[0017] 图4是本发明正常工作时瞬态功耗仿真图。

具体实施方式

[0018] 下面结合附图和实施例对本发明作进一步的说明。

[0019] 如图1所示，本发明包括依次串接的包络检波电路1、限压电路2、低通滤波电路3、参考电平产生与比较输出电路4，所述包络检波电路1包括第一PMOS管101、第二PMOS管102、第一NMOS管103、第二NMOS管104、第三NMOS管105、第四NMOS管106、第五NMOS管107、第六NMOS管108、第一电容131、第二电容132、第三电容133、第四电容134、第五电容135，第一PMOS管101、第二PMOS管102的源极接高电平，第一PMOS管101的栅极与第二PMOS管102的栅极相连，并且与参考电平产生与比较输出电路4中的第三PMOS管114的栅极和漏极、第四PMOS管115的栅极、第九PMOS管125的栅极、第十一PMOS管128的栅极相连，构成电流镜结构，通过由外部提供给第三PMOS管114偏置电流，产生一个偏置电压VIBIAS给不同支路提供偏置电流；第一PMOS管101的漏极与第一NMOS管103的漏极相连，第一NMOS管103的漏极与栅极相连并与第二NMOS管104的栅极、第六NMOS管108的栅极相连构成电流镜结构，为消除电荷传输管第六NMOS管108阈值电压影响。同样，第三NMOS管105的漏极与栅极相连并与第四NMOS管106的栅极、第五NMOS管107的栅极相连构成电流镜结构，消除电荷传输管第五NMOS管107阈值电压影响。第一NMOS管103的源极与第二NMOS管104的漏极相连。

[0020] 第五电容135一端与第一NMOS管103的栅极、第二NMOS管104的栅极、第六NMOS管108的栅极相连，用作耦合电容，控制第六NMOS管108的栅极电压，使其处于导通和关断状态。第二NMOS管104的源极与第六NMOS管108的源极相连并连接到地；第二PMOS管102的漏极与第三NMOS管105的漏极相连并连接到第三NMOS管105的栅极；第三NMOS管105的源极与第四NMOS管106的漏极相连；第四电容134一端与第四NMOS管106的源极、第五NMOS管107的源极、第六NMOS管108的漏极相连，并与第三电容133一端连接，用作存储电容，在射频信号交替变化时进行充放电；第二电容132一端与第三NMOS管105的栅极、第四NMOS管106的栅极、第五NMOS管107的栅极相连，并与第三电容133另一端连接，用作耦合电容，控制第五NMOS管
107的栅极电压，使其处于导通和关断状态；当第二电容132与第四电容134相等时，此时第三电容133用于存储直流信号，稳定其第五NMOS管107的栅源电压。第一电容131的一端与第五NMOS管107的漏极以及限压电路2中第七NMOS管的栅极与漏极、第八NMOS管的漏极、第九NMOS管的栅极与漏极、电阻137一端分别相连，用作存储电容。

[0021] 第一电容131与第五电容135另一端分别与射频输入端RF+相连；第二电容132与第四电容134另一端分别与射频输入RF-相连。当RF+为高电压，RF-为低电压时，第六NMOS管108导通，第五NMOS管107关断。地端的电荷通过传输管第六NMOS管108给第四电容134充电，同时，第一电容131释放电荷。当RF+为低电压，RF-为高电压时，第六NMOS管108关断，第五NMOS管107导通，存储在第四电容134的电荷通过传输管第五NMOS管107给第一电容131充电，第一电容131上的电荷放电路径，由限压电路2与低通滤波电路3构成。

[0022] 包络检波电路1作用在于将调制在射频载波上的基带信号还原出来，为了消除MOS管阈值对灵敏度造成的影响，采用了有源包络检波的方法，通过第一PMOS管101、第一NMOS管103、第二NMOS管104为第六NMOS管108提供一个稳定的偏置电压；第二PMOS管102、第三NMOS管105、第四NMOS管106为第五NMOS管107提供一个稳定的偏置电压；射频信号RF+与RF-互为差分输入信号。

[0023] 所述限压电路2包括第七NMOS管109、第八NMOS管110、第九NMOS管111、第十NMOS管112、第六电容136，第七NMOS管109的栅极、第八NMOS管110的漏极、第九NMOS管111的栅极均与第五NMOS管107的漏极相连，第七NMOS管109的栅极与第七NMOS管109的漏极相连；第七NMOS管109的源极接地；第九NMOS管111的栅极与第九NMOS管111的漏极相连；第八NMOS管
110的栅极、第九NMOS管111的源极、第十NMOS管112的栅极、第十NMOS管112的漏极相连并与第六电容136的一端连接；第八NMOS管110的源极、第十NMOS管112的源极、第六电容136的另一端相连并接地。

[0024] 限压电路2作用在于限制包络信号电压幅度，使其不超出参考电平产生电路和比较器电路的共模输入范围。采用两级限压；由二极管连接的第七NMOS管109构成第一级限压，第八NMOS管110、第九NMOS管111、第十NMOS管112、第六电容136构成第二级限压。第七NMOS管109的栅极与漏极相连，构成一个MOS连接的二极管。当包络信号幅度大于Vgs109时第一级限压电路开始作用，Vgs109是第七NMOS管109的栅源电压差；当包络信号幅度大于Vgs111+Vgs112时，第八NMOS管110导通，开始进行泄流，其中Vgs111和Vgs112分别是第九NMOS管111和第十NMOS管112的栅源电压差。第六电容136用作稳压作用，为第八NMOS管110栅极提供一个稳定的泄流电压值。

[0025] 所述低通滤波电路3作用在于滤除包络信号上的高频载波，以及环境中的噪声信号，低通滤波电路3包括电阻137和第七电容138，电阻137一端与第五NMOS管107的漏极相连，电阻137另一端、第七电容138的一端分别与参考电平产生与比较输出电路4的输入端相连，第七电容138的另一端接地。其电阻值与电容值满足以下式子：

[0026]

[0027] 其中，Ω是调制信号最高角频率，ω0是载波角频率。通过调节电阻137和第七电容138的大小可以使其满足上式。

[0028] 参考电平产生与比较输出电路4的作用在于产生一个稳定的直流电平，通过将直流电平与包络信号相比较，输出数字信号“0”与“1”，给后面数字基带进行处理。所述参考电平产生与比较输出电路4包括第三PMOS管114、第四PMOS管115、第五PMOS管116、第六PMOS管117、第七PMOS管122、第八PMOS管123、第九PMOS管125、第十PMOS管126、第十一PMOS管128、第十二PMOS管129、第十一NMOS管113、第十二NMOS管118、第十三NMOS管119、第十四NMOS管
120、第十五NMOS管121、第十六NMOS管124、第十七NMOS管127、第十八NMOS管130和第八电容
139。第三PMOS管114的漏极、第三PMOS管114的栅极、第四PMOS管115的栅极、第九PMOS管125的栅极、第十一PMOS管128的栅极相互连接并与外部偏置电压相连，第三PMOS管114的源极、第四PMOS管115的源极、第九PMOS管125的源极、第十一PMOS管128的源极相互连接并接高电平；第四PMOS管115的漏极、第五PMOS管116的源极、第六PMOS管117的源极、第八PMOS管123的源极相互连接；第十一NMOS管113的漏极与第五PMOS管116的栅极连接并作为参考电平产生与比较输出电路4的输入端连接到第七电容138的一端；第五PMOS管116的漏极、第十一NMOS管113的栅极、第十二NMOS管118的漏极、第十二NMOS管118的栅极、第十三NMOS管119的栅极、第十四NMOS管120的栅极、第十六NMOS管124的栅极相互连接；第六PMOS管117的栅极、第十四NMOS管120的漏极、第七PMOS管122的源极、第七PMOS管122的栅极、第八PMOS管123的栅极相互连接并与第八电容139一端相连；第六PMOS管117的漏极、第十三NMOS管119的漏极、第十PMOS管126的栅极、第十七NMOS管127的栅极相互连接；第八PMOS管123的漏极、第七PMOS管122的漏极、第十五NMOS管121的栅极、第十六NMOS管124的漏极相互连接；第十四NMOS管120的源极与第十五NMOS管121的漏极相连接；第九PMOS管125的漏极与第十PMOS管
126的源极相连；第十PMOS管126的漏极、第十七NMOS管127的漏极、第十二PMOS管129的栅极、第十八NMOS管130的栅极相互连接；第十一PMOS管128的漏极与第十二PMOS管129的源极相连；第十二PMOS管129的漏极与第十八NMOS管130的漏极相互连接并连接到输出电压端；
第十一NMOS管113的源极、第十二NMOS管118的源极、第十三NMOS管119的源极、第十五NMOS管121的源极、第十六NMOS管124的源极、第十七NMOS管127的源极、第十八NMOS管130的源极、第八电容139的另一端相互连接并接地。

[0029] 参考电平产生电路采用了峰值检测的方法，由第五PMOS管116、第十二NMOS管118、第八PMOS管123、第十六NMOS管124、第七PMOS管122、第八电容139、第十四NMOS管120、第十五NMOS管121构成；比较输出电路由第五PMOS管116、第六PMOS管117、第十二NMOS管118、第十三NMOS管119构成的单级运算放大器和第十PMOS管126、第十七NMOS管127与第十二PMOS管129、第十八NMOS管130构成的两级整形电路组成。

[0030] 参考电平产生电路中，第五PMOS管116、第十二NMOS管118、第八PMOS管123、第十六NMOS管124构成一个单级运算放大器，第五PMOS管116与第八PMOS管123为运放差分输入对管。第五PMOS管116的栅极为运放的同相输入端，第八PMOS管123的栅极为运放的反相输入端，第十二NMOS管118与第十六NMOS管124构成电流镜结构，作为运放的负载。第八PMOS管123的漏极与第十六NMOS管124的漏极相连，作为运放的输出端。第七PMOS管122的栅极与源极相连，构成一个MOS二极管，并与第八PMOS管123的栅极相连，即连接到运算放大器的反相输入端。第七PMOS管122的漏极与第八PMOS管123的漏极、第十六NMOS管124的漏极相连，即连接到运算放大器的输出端。

[0031] 第七PMOS管122、第八电容139、第十四NMOS管120、第十五NMOS管121与前面提到的运算放大器构成了一个峰值检测电路。第七PMOS管122的栅极与漏极、第八电容139一端、第八PMOS管123的栅极、第六PMOS管117的栅极、第十四NMOS管120的漏极相互连接，构成峰值检测电路的输出端。第八电容139与第十四NMOS管120、第十五NMOS管121，构成峰值检测电路的RC充放电路径。第十四NMOS管120的栅极与第十二NMOS管118的栅极相连，提供一个稳定的栅极电压。第十五NMOS管121的栅极与第八PMOS管123的漏极、第十六NMOS管124的漏极相连，提供一个动态的栅极电压，控制峰值检测电路的放电速度。当包络信号幅度增加时，第八PMOS管123、第十六NMOS管124的漏极电压增加，使得第七PMOS管122的栅极与漏极电压增加。同时，第十五NMOS管121的栅极电压也增加，放电电流增加，使得峰值检测输出端电压维持一个稳定值。为了使得峰值检测电压小于包络信号峰值电压，第五PMOS管116的宽长比与第八PMOS管123的宽长比必须满足下式：

[0032]

[0033] 其中， 是第五PMOS管116116的宽长比， 第八PMOS管123123的宽长比。选取合适的尺寸，使 为 的整数倍。

[0034] 比较输出电路中第五PMOS管116、第六PMOS管117、第十二NMOS管118、第十三NMOS管119构成另一个运算放大器。第五PMOS管116、第六PMOS管117为运放的差分输入端，第五PMOS管116的栅极为同相输入端，第六PMOS管117的栅极为反相输入端，第十二NMOS管118、第十三NMOS管119以电流镜形式连接，用作运放的负载。第十一NMOS管113的栅极与第十二NMOS管118的栅极相连，用于对包络信号泄流。第六PMOS管117的漏极与第十三NMOS管119的漏极相连，作为运放的输出端，并与第十PMOS管126的栅极、第十七NMOS管127的栅极相连。第十PMOS管126的漏极与第十七NMOS管127的漏极相连，并与第十二PMOS管129的栅极、第十八NMOS管130的栅极相连。第九PMOS管125的漏极与第十PMOS管126的源极相连。第九PMOS管
125的栅极与偏置电压VIBIAS相连，为第十PMOS管126与第十七NMOS管127构成的反相器提供一个限流支路。第十一PMOS管128的漏极与第十二PMOS管129的源极相连。第十一PMOS管
128的栅极与偏置电压VIBIAS相连，为第十二PMOS管129与第十八NMOS管130构成的反相器提供一个限流支路。

[0035] 当第五PMOS管116栅极输入的包络信号大于第六PMOS管117栅极输入的参考电平时，流过第五PMOS管116的电流小于第六PMOS管117的电流，流过第五PMOS管116的电流同时流过第十二NMOS管118，流过第六PMOS管117的电流同时流过第十三NMOS管119。而且第十二NMOS管118的栅极与第十三NMOS管119的栅极相连。对于NMOS管来说，在栅极电压相同的情况下，电流大的其漏极电压大。因此，第十三NMOS管119的漏极电压大于第十二NMOS管118的漏极电压，表现为高电平。此高电平通过由第十PMOS管126与第十七NMOS管127构成的第一级反相器，和第十二PMOS管129与第十八NMOS管130构成的第二级反相器，进行整形输出为高电平VOUT。当包络信号小于参考电平时，流过第五PMOS管116的电流大于第六PMOS管117的电流，同样有第十三NMOS管119漏极电压小于第十二NMOS管118的漏极电压，表现为低电平，经过两级反相器整形后，输出为低电平VOUT。

[0036] 如图2所示，射频输入信号峰值为0.1V，经过包络检波电路1、限压电路2、低通滤波电路3后得到包络信号。包络信号一路经过参考电平产生电路得到参考电压，并输入到比较器一段与包络信号比较，解调输出结果显示正常解调出数据。

[0037] 如图3所示，射频输入信号峰值为1V，此时限压电路2开启。限压后的包络信号峰值为0.7V左右，处于比较电路的共模输入范围之内，经过比较后能正常解调输出。

[0038] 图4所示为0到250μs之内的瞬态功耗仿真图，经计算其平均功耗为293.6nW。

[0039] 以上仅是实施例仅用于说明本发明的效果，本发明的保护范围并不仅局限于上述实施例，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明原理前提下的若干改进和润饰，均应视为本发明的保护范围。