SRAM模块与SRAM模块的写入控制方法转让专利
申请号 : CN201510075588.1
文献号 : CN105989872B
文献日 : 2019-08-09
发明人 : 游江成 , 连南钧
申请人 : 円星科技股份有限公司
摘要 :
SRAM模块与SRAM模块的写入控制方法。SRAM模块的写入控制方法应用于具有多个记忆体单元及一位元线的一SRAM模块，包含：在多个记忆体单元的数据保存期间提供一第一电压准位作为该多个记忆体单元的供应电压；将该多个记忆体单元对应储存的该第一电压准位放电至一第二电压准位；以及利用该位元线对该多个记忆体单元执行写入程序；其中该第一电压准位放电至该第二电压准位的放电时间与该多个记忆体单元的数量有关。
权利要求 :
1.一种SRAM模块，其特征在于，包含：
位元线；
多个记忆单元耦接于该位元线；
开关元件，用于在该多个记忆体单元的数据保存期间提供第一电压准位作为该多个记忆体单元的供应电压；
放电单元，用于将该多个记忆体单元对应储存的该第一电压准位放电至第二电压准位；以及写入驱动电路，利用该位元线对该多个记忆体单元执行写入程序；
其中该第一电压准位放电至该第二电压准位的放电时间与该多个记忆体单元的数量有关，且该第一电压准位放电至该第二电压准位的放电时间与该多个记忆体单元的数量成正比关系，而该第一电压准位与该第二电压准位的电压差为定值，不受该多个记忆体单元的数量影响。
2.根据权利要求1所述的SRAM模块，其特征在于，所述放电单元更包含：电容，用于形成一电压差并且用于将该电压差对应耦合至该位元线以产生一压降。
3.根据权利要求2所述的SRAM模块，其特征在于，该电压差的大小与该多个记忆体单元的数量成正比关系。
4.根据权利要求2所述的SRAM模块，其特征在于，该电容的一端耦接该位元线，以及该电容的另一端根据一重置讯号耦接至地。
5.根据权利要求1所述的SRAM模块，其特征在于，该开关元件停止提供该第一电压准位至该多个记忆体单元后，该放电单元对该多个记忆体单元进行放电。
6.一种SRAM模块的写入控制方法，应用于如权利要求1所述的SRAM模块，其特征在于，所述的写入控制方法包含：在该多个记忆体单元的数据保存期间提供第一电压准位作为该多个记忆体单元的供应电压；
将该多个记忆体单元对应储存的该第一电压准位放电至第二电压准位；以及利用该位元线对该多个记忆体单元执行写入程序；
其中该第一电压准位放电至该第二电压准位的放电时间与该多个记忆体单元的数量有关，且该第一电压准位放电至该第二电压准位的放电时间与该多个记忆体单元的数量成正比关系，而该第一电压准位与该第二电压准位的电压差为定值，不受该多个记忆体单元的数量影响。
7.根据权利要求6所述的写入控制方法，其特征在于，更包含：利用电容产生一电压差，并通过该电容该将该电压差对应耦合至该位元线以产生一压降。
8.根据权利要求7所述的写入控制方法，其特征在于，该电压差的大小与该多个记忆体单元的数量成正比关系。
9.根据权利要求7所述的写入控制方法，其特征在于，该电容的一端耦接该位元线，以及产生该压降的步骤包含依据一重置信号将该电容的另一端耦接至地。
10.根据权利要求6所述的写入控制方法，其特征在于，更包含：停止提供该第一电压准位至该多个记忆体单元，而后进行该放电步骤。
说明书 :
SRAM模块与SRAM模块的写入控制方法
技术领域
[0001] 本发明涉及一种静态随机存取记忆体(Static Random-Access Memory,SRAM)，尤其是关于SRAM的写入操作。
背景技术
[0002] 图1是SRAM的一记忆体单元的电路图。记忆体单元110包含六个晶体管。晶体管112及晶体管114构成一个反相器，晶体管122及晶体管124构成另一个反相器。一个反相器的输出端耦接至另一个反相器的输入端，形成闩锁器(latch)以储存位元数据。两个反相器分别通过晶体管116及晶体管126耦接成对的位元线(bit line)132及位元线134。晶体管116及晶体管126耦接字元线(word line)140。藉由字元线140控制晶体管116及晶体管126的导通与否可控制记忆体单元110的存取。
[0003] 当记忆体单元110储存数据1(假设其中一反相器的输出端Q为高准位，另一反相器的输出端QB为低准位)，并且准备对记忆体单元110写入数据0，此时位元线132为低准位，位元线134为高准位。当晶体管116开启时，有一电流流过晶体管112及晶体管116，以拉低输出端Q的准位。图2A及图2B是当记忆体单元110进行写入操作时反相器的输出端的电压变化。在图2A中，在字元线为高准位的期间(TWL)，晶体管116及晶体管126导通。输出端Q的电压准位因为放电而下降，另一方面输出端QB的电压准位则升高。当TWL结束时(字元线回到低准位)，输出端Q来到低准位，且输出端QB来到高准位，代表写入操作成功，记忆体单元110所储存的数据已经由1变为0。然而如果放电的电流不够大，或是晶体管112的上拉(pull-up)能力太强，导致输出端Q的准位无法在TWL的期间内由高准位转换至低准位(相对的输出端QB无法由低准位转换至高准位)(如图2B所示)，则代表写入操作失败。
发明内容
[0004] 鉴于现有技术的不足，本发明的一目的在于提供一种SRAM模块与SRAM模块的写入控制方法，以降低SRAM写入操作的失败机率。
[0005] 本发明揭露一种SRAM模块的写入控制方法，应用于具有多个记忆体单元及一位元线的一SRAM模块，包含：在多个记忆体单元的数据保存期间提供一第一电压准位作为该多个记忆体单元的供应电压；将该多个记忆体单元对应储存的该第一电压准位放电至一第二电压准位；以及利用该位元线对该多个记忆体单元执行写入程序；其中该第一电压准位放电至该第二电压准位的放电时间与该多个记忆体单元的数量有关。
[0006] 本发明还揭露一种SRAM模块，具有多个记忆体单元，其包含：一位元线，耦接该些记忆体单元，用来传输一写入数据；一检测单元，用来产生一控制信号；一电容元件，耦接该位元线；以及一充电单元，耦接该检测单元及该电容元件，用来依据该控制信号对该电容元件充电；其中，当该电容元件充电后，其两端的电压差被用来对该位元线产生一压降。
[0007] 本发明还揭露一种SRAM模块的写入控制方法，应用于具有多个记忆体单元及一位元线的一SRAM模块，其包含：产生一致能信号；依据与该些记忆体单元的个数相关的一特征值产生一控制信号；依据该致能信号及该控制信号产生一电压差；以及将该电压差施加于该位元线，以在该位元线上形成一压降。
[0008] 本发明的SRAM模块与SRAM模块的写入控制方法能够适应性地降低记忆体单元的电压，以及调整位元线的压降，以提升写入操作的可靠度。相较于现有技术，本发明的电压调整具有弹性，能够依记忆体阵列的大小作适当变化。
[0009] 以下结合附图和具体实施例对本发明进行详细描述，但不作为对本发明的限定。
附图说明
[0010] 图1为SRAM的一记忆体单元的电路图；
[0011] 图2A～图2B为当记忆体单元进行写入操作时反相器的输出端的电压变化；
[0012] 图3为本发明的SRAM模块的一实施例的电路图；
[0013] 图4为对应图3的SRAM模块的各信号的时序图；
[0014] 图5为电容放电时间的示意图；
[0015] 图6为本发明的SRAM模块的另一实施例的电路图；
[0016] 图7为对应图6的SRAM模块的各信号的时序图；
[0017] 图8为电容放电时间与充电时间的示意图；
[0018] 图9为本发明的SRAM模块的另一实施例的电路图；
[0019] 图10为对应图9的SRAM模块的各信号的时序图；
[0020] 图11为本发明的SRAM模块的写入控制方法的一实施例的流程图；以及[0021] 图12为本发明的SRAM模块的写入控制方法的另一实施例的流程图。
[0022] 其中，附图标记
[0023] 110、310、910 记忆体单元
[0024] 112、114、116、122、124、126 晶体管
[0025] 132、134、610、920 位元线
[0026] 140 字元线
[0027] 320、620 记忆体模拟单元
[0028] 330、630、930 检测单元
[0029] 332、356、362、632、652、662、672、932、934、935、937、952、962、972 开关元件[0030] 333、354、633、664、936、964 电阻
[0031] 334、336、634、938 反相器
[0032] 350 放电单元
[0033] 352 与非门
[0034] 360、650、950 启动单元
[0035] 605、905 写入驱动电路
[0036] 640、940 电容
[0037] 660、960 充电单元
[0038] 670、970 重置单元
[0039] S1110～S1160、S1210～S1240 步骤
具体实施方式
[0040] 以下说明内容的技术用语是参照本技术领域的习惯用语，如本说明书对部分用语有加以说明或定义，该部分用语的解释是以本说明书的说明或定义为准。
[0041] 本发明的揭露内容包含SRAM模块与SRAM模块的写入控制方法，以提升写入操作的可靠度。在实施为可能的前提下，本技术领域具有通常知识者能够依本说明书的揭露内容来选择等效的元件或步骤来实现本发明，亦即本发明的实施并不限于后叙的实施例。由于本发明的SRAM模块所包含的部分元件单独而言可能为已知元件，因此在不影响该装置发明的充分揭露及可实施性的前提下，以下说明对于已知元件的细节将予以节略。
[0042] 图3是本发明的SRAM模块的一实施例的电路图。通常一个SRAM模块包含由多个记忆体单元所组成的阵列。图中所示的k个记忆体单元310-1～310-k为阵列中的某一行(k为正整数)，连接至同一对位元线。每一记忆体单元310通过启动单元360耦接电压源VCCA以供电给记忆体单元310的闩锁器。记忆体模拟单元320为SRAM模块中用来追踪记忆体单元的阵列中某一行的记忆体单元310的个数。举例来说，当SRAM模块为一记忆体编译器(memory compiler或SRAM compiler)，记忆体单元的阵列的大小为可调，而记忆体模拟单元320的大小与记忆体单元的阵列中某一行的记忆体单元310的个数成比例。如此一来，SRAM模块的控制单元(图未示)可以依据记忆体模拟单元320的大小调整SRAM模块的控制参数。记忆体模拟单元320可以是由结构与记忆体单元310相同的虚拟记忆体单元(dummy cell)所组成，或是简单的利用金属线段来模拟，例如虚拟位元线(replica bit line)，或是与记忆体单元310的个数成比例的PN接面(PN junction)。控制单元可以藉由检测记忆体模拟单元320的电阻及/或电容的变化来得知记忆体单元的阵列的大小。
[0043] 检测单元330耦接记忆体模拟单元320，用来检测记忆体模拟单元320的特征值的大小。特征值可以为上述的电阻值或电容值。检测单元330包含开关元件332、电阻333以及两个串接的反相器334及336。检测单元330耦接放电单元350。放电单元350依据检测单元330的输出(即控制信号S2)与致能信号CLK决定何时形成放电路径。当放电路径形成时，记忆体单元310所形成的等效电容沿着该放电路径放电，使记忆体单元310上的相关节点的电压准位降低，亦即使记忆体单元310的闩锁器的供应电压或储存电压准位降低。
[0044] 图4是对应图3的SRAM模块的各信号的时序图。开关元件332依据致能信号CLK呈现导通/不导通。在开关元件332导通之前(即图4中致能信号CLK为低准位时)，启动单元360开启(开关元件362导通)且放电单元350关闭(开关元件356不导通)，此时每个记忆体单元310通过启动单元360耦接至电压源VCCA(即保存数据的状态)，因此每个记忆体单元310的闩锁器的供应电压具有VCCA的电位。另一方面，此时记忆体模拟单元320的等效电容也同样预充电至高准位(即节点S1为高准位)，此时控制信号S2亦为高准位。
[0045] 高准位的控制信号S2与低准位的致能信号CLK经过与非门(NAND gate)352后使信号S3为高准位，所以此时放电单元350关闭(开关元件356不导通)，记忆体单元310上的电压维持在VCCA。致能信号CLK在时间T1时转换准位，信号S3随的由高准位转换至低准位，此时启动单元360关闭并且放电单元350开启。因此记忆体单元310不再接收电压源VCCA的供给电压，并且由电阻354所在的放电路径开始放电。记忆体单元310具有电容效应，当其维持在保存数据的状态时，每一记忆体单元310的等效电容皆被充电至VCCA。而放电单元350开启后，每个记忆体单元310皆经由同样的放电路径放电。另一方面，当致能信号CLK由低准位转换至高准位时，开关元件332导通，记忆体模拟单元320的等效电容亦开始放电。因此信号S1开始下降，下降至反相器334的临界值时，控制信号S2发生准位转换(时间T2处)。此时高准位的致能信号CLK及低准位的控制信号S2使信号S3也发生准位转换，使放电单元350关闭，记忆体单元310停止放电。在此过程中，记忆体单元310上的电压(亦即节点SC的电压)由VCCA下降至VCCA’。较低的电压有助减弱记忆体单元310中的上拉电流(即PMOS的电流)，以提高写入操作的可靠度。上述的开关元件356的尺寸可以与记忆体单元310的PMOS相同，亦即两者的长宽比(aspect ratio)相同，以便模拟记忆体单元310的PMOS的上拉强度。更明确地说，当记忆体单元310的PMOS的上拉强度愈强，开关元件356可以提供具有更大电流的放电路径，以将节点SC的准位拉的更低。在不同的实施例中，开关元件356亦可以由传输门(transmission gate)实作。
[0046] 理论上，上述的电压值VCCA’愈低愈有利写入操作，但仍应避免过低以防止非正在进行写入操作的记忆体单元310无法保存其所储存的数据。请注意，所有记忆体单元310实质上为并联关系，当k愈大时，并联后的等效电容值就愈大。在放电路径的放电电流不变的情况下，愈大的电容必须经过愈长的时间才能达到相同的压降(VCCA-VCCA’)。另一方面，记忆体模拟单元320的等效电容的大小亦与k成比例关系，k值愈大，记忆体模拟单元320的等效电容值就愈大。也就是说当k值愈大，信号S1从开始下降到达临界值的前所经过的时间(即T2-T1)就愈长。因此可以发现，本发明能够因应SRAM模块的记忆体单元的阵列的大小(与k成比例)自动调整记忆体单元310的放电时间。如图5所示，当k值较小时(对应较小的记忆体单元的阵列)，记忆体模拟单元320的等效电容及记忆体单元310的并联等效电容皆有比较快的放电速度(实线)；另一方面，当k值较大时(虚线)，本发明的电路自动提供较长的放电时间(即T2’-T1)，使得无论记忆体单元的阵列大小为何，记忆体单元310皆可得到相同的电压降。
[0047] 当记忆体单元310上的电压降至目标电压VCCA’后，便可更顺利进行对记忆体单元310的写入程序。所以在图4中，字元线的开启时间理想上是位于T2或T2之后，当然亦可在T2之前，如T1，就开始写入程序，本发明不以此为限。再者，当写入程序完成(字元线关闭)，必须再控制致能信号CLK由高准位转换至低准位，以便将检测单元330的开关元件332及放电单元350的开关元件356关闭，并且将启动单元360的开关元件362开启，此时记忆体单元310上的电压将再次提升至VCCA，以使记忆体单元310得以较高的供应电压来保存数据而具有较低的数据遗失风险。
[0048] 图6是本发明的SRAM模块的另一实施例的电路图。在记忆体单元的写入程序中，写入驱动电路605控制位元线610的电压准位，以传输待写入的数据。位元线610通过电容640耦接重置单元670及充电单元660。启动单元650耦接于电压源VCCA与充电单元660之间。充电单元660更耦接至检测单元630。检测单元630用来检测记忆体模拟单元620的大小，并输出控制信号TG控制充电单元660。充电单元660包含开关元件662以及电阻664。开关元件662依据控制信号TG呈现导通/不导通状态。启动单元650及重置单元670各包含开关元件652及开关元件672，分别依据致能信号CLK的反相信号及信号RS呈现导通/不导通状态。检测单元630包含开关元件632、电阻633及反相器634。开关元件632依据致能信号CLK呈现导通/不导通状态。开关元件632导通时记忆体模拟单元620的等效电容通过电阻633放电，放电过程中反相器634输入端的准位(即节点STG的准位)下降。以下以各信号的时序图来说明此电路的运作方式。电容640例如可以用MOS电容实作，但不以此为限。
[0049] 图7是对应图6的SRAM模块的各信号的时序图。当致能信号CLK为低准位时，开关元件632及开关元件652不导通，此时记忆体模拟单元620的等效电容尚未开始放电，节点STG为高准位，而启动单元650关闭可确保充电单元660不会对电容640充电。另一方面，当致能信号CLK为低准位时信号RS为高准位，使电容640的其中一端接地(即节点SCA的准位为0)。在时间T1时，致能信号CLK由低准位转换至高准位，开关元件632成导通状态，使记忆体模拟单元620的等效电容经由电阻633开始放电。另一方面，高准位的致能信号CLK使启动单元
650开启(开关元件652导通)，且信号RS由高准位转换至低准位使重置单元670关闭(开关元件672不导通)。此时低准位的控制信号TG亦使充电单元660开启(开关元件662导通)，电压源VCCA通过电阻664开始对电容640充电。
650开启(开关元件652导通)，且信号RS由高准位转换至低准位使重置单元670关闭(开关元件672不导通)。此时低准位的控制信号TG亦使充电单元660开启(开关元件662导通)，电压源VCCA通过电阻664开始对电容640充电。
[0050] 在T1至T2的时间内，一方面节点STG的准位持续下降，另一方面节点SCA的准位持续升高。当节点STG的准位下降至反相器634的临界点时(时间T2)，控制信号TG由低准位转换至高准位，使得充电单元660关闭(开关元件662不导通)。因此时间点T2之后充电单元660停止对电容640充电，节点SCA的准位便不再变化。电容640的端电压在T1至T2的时间内共增加了ΔV。之后，在时间T3时，信号RS由低准位转换至高准位，使重置单元670再度开启(开关元件672导通)。开关元件672导通迫使节点SCA的准位下降至0，此时其上的跨压在节点V1上造成ΔV的压降。之后当对记忆体单元写入位元0时，写入驱动电路605在位元线610上(即节点V1)提供的低电位将被迫下降ΔV，使位元线610有更低的电压来加强写入下拉电流的能力，以克服记忆体单元的上拉电流，让位元0更容易写入。同现有的实施例，开关元件662的尺寸亦可以与记忆体单元的PMOS相同。
[0051] 电容640的电位差与记忆体模拟单元620的等效电容的放电时间相关，也就是大致上与节点STG的准位在T1与T2之间的斜率相关。当记忆体模拟单元620的等效电容愈大时，也就是记忆体模拟单元620有更多的虚拟记忆体单元或是较长的金属线时(虚拟记忆体单元的个数或金属线的长度与连接至位元线610的记忆体单元的个数成比例，亦即与位元线610的长度成比例)，节点STG会以较平缓的速度下降，使得控制信号TG转换准位的时间点(T2)往后延迟，亦即电容640有更长的充电时间。如图8所示，当节点STG的准位下降较快(虚线)，电容640得到较少的电位差(ΔV1)，反之(实线)，电容640得到较大的电位差(ΔV2)。换句话说，电容640所获得的电位差与记忆体模拟单元620的大小成比例，也就是与连接至位元线610的记忆体单元的个数成比例。当位元线610的长度较长时，代表与其上所连接的记忆体单元也较多，因此在位元线610上需要更低的电压以克服更多与其相连接的上拉晶体管。综上所述，本图6的SRAM模块可以依据位元线610的长度适应性地在位元线610上提供不同的负压。电容640上的跨压ΔV可以表示为：
[0052]
[0053] Cbl为位元线610的等效电容值，Cca为电容640的电容值。当位元线610的长度变长(即Cbl增大)，电容640上的跨压ΔV也随之增大。因此本发明可应用于记忆体编译器，当记忆体单元的个数改变时，可以适应性地调整施加于位元线610上的负压，提高写入程序的可靠度。适应性地调整位元线的压降亦有助减少耗电，因为若以单一的压降来应用于各种位元线610的长度，此压降必须设计为较大，因此造成耗电增加。
[0054] 图9及图10是本发明的SRAM模块的另一实施例的电路图及相对应的时序图。在这个实施中，记忆体单元910-1～910-k与位元线920相连接。当致能信号CLK由低准位转换至高准位时，检测单元930的开关元件932不导通，亦即停止将电压源VCCA耦接至记忆体单元910-1～910-k。高准位的致能信号CLK也使得开关元件935不导通及开关元件937导通。另一方面，信号LCY同时由高准位转换至低准位，令开关元件934导通。此时记忆体单元910开始经由电阻936放电，且开关元件935不导通后使得反相器938的输入端可以反应记忆体单元
910的电压变化情形，亦即节点SC的准位变化的情形。高准位的致能信号CLK使得启动单元
950开启(开关元件952导通)，同时信号RS在T1时由高准位转换至低准位，使重置单元970关闭(开关元件972不导通)。因此在时间T1时节点SC的准位开始下降，且同时电压源VCCA经由开关元件952、开关元件962及电阻964对电容940充电，使节点SCA的准位渐渐上升。同现有的实施例，开关元件962的尺寸亦可以与记忆体单元910的PMOS相同。
910的电压变化情形，亦即节点SC的准位变化的情形。高准位的致能信号CLK使得启动单元
950开启(开关元件952导通)，同时信号RS在T1时由高准位转换至低准位，使重置单元970关闭(开关元件972不导通)。因此在时间T1时节点SC的准位开始下降，且同时电压源VCCA经由开关元件952、开关元件962及电阻964对电容940充电，使节点SCA的准位渐渐上升。同现有的实施例，开关元件962的尺寸亦可以与记忆体单元910的PMOS相同。
[0055] 当节点SC的准位低于反相器938的临界值时(于时间T2发生)，控制信号TG(亦即检测单元930的输出信号)发生准位转换，使充电单元960关闭。此时因为充电路径关闭，节点SCA的准位便不再上升。直到时间T3，信号RS由低准位转换至高准位，使重置单元970再度开启，节点SCA的准位也顺应降至0V，此时电容940上的跨压ΔV4在节点V1上产生负压，拉低位元线920的准位，以利写入程序的进行。写入程序结束后，致能信号CLK及信号LCY在时间T4转换准位，使记忆体单元910重新获得VCCA的电压。在写入程序中，记忆体单元910上的供应或储存电压可以得到至少ΔV3的降幅，有助减弱记忆体单元910中的上拉电流。以上实施例的开关元件皆可由晶体管实作，但不以此为限。图3、图6及图9的电阻亦可省略，不影响本发明的功效。
[0056] 在此实施例中，节点SC上的准位的下降速度与记忆体单元910的并联后的等效电容值成比例。当k值愈大，代表等效电容的电容值愈大，节点SC上的准位的下降速度则愈慢，则电容940受到充电的时间较长，也就是说充电结束后节点SCA的准位将更高。由此可知，位元线920的准位降低的幅度与k值成比例，亦即与SRAM模块的记忆体单元的阵列大小成比例。当阵列愈大时，表示位元线920上的电压应该降的更低，以克服更多与位元线920相连接的上拉晶体管。
[0057] 图11是本发明的SRAM模块的写入控制方法的一实施例的流程图。SRAM模块包含多个记忆体单元，以及用来传输写入数据的位元线。该方法包含下列步骤：
[0058] 步骤S1110：施加电压于该些记忆体单元，使该些记忆体单元具有一电位。SRAM的记忆体单元储存有数据，该些记忆体单元藉由该电位来维持储存的数据，此时间为该些记忆体单元的数据保存期间；
[0059] 步骤S1120：产生致能信号CLK。致能信号CLK与SRAM模块的写入程序有关。致能信号CLK在写入程序开始前致能，或是于写入程序期间致能；
[0060] 步骤S1130：依据致能信号CLK停止施加该电压于该些记忆体单元；
[0061] 步骤S1140：依据与该些记忆体单元的个数相关的特征值产生控制信号。此特征值可以是图3的记忆体模拟单元320或图6的记忆体模拟单元620的等效电容值。因为记忆体模拟单元320或记忆体模拟单元620的大小与记忆体单元310的个数或位元线610的长度有关(位元线610的长度与连接其上的记忆体单元的个数成正比)，所以实际上等效电容值与记忆体单元的个数相关；
[0062] 步骤S1150：依据致能信号CLK及控制信号使记忆体单元的电位下降，以降低该些记忆体单元的一晶体管的驱动能力。更详细地说，此电体晶可以是记忆体单元中的PMOS，耦接至该电位。该电位下降代表该PMOS的驱动能力也跟着下降，有助于SRAM模块的写入程序；以及
[0063] 步骤S1160：依据致能信号CLK及控制信号产生一电压差，并将该电压差施加于位元线，以在位元线上形成一压降。因为控制信号与特征值有关，所以此电压差的大小亦与特征值成比例，更明确地说，在位元线上形成的压降会随着记忆体单元的个数而变化。此动态变化的压降可进一步提升写入操作的可靠度。
[0064] 上述的记忆体模拟单元320及记忆体模拟单元620原本也连接至电压源(可与施加于记忆体单元的电压源相同或不同)，并且在其上产生另一电位。步骤S1140的详细步骤为：依据致能信号CLK停止将记忆体模拟单元320或记忆体模拟单元620连接至电压源，然后检测该另一电位的变化来产生控制信号。其信号变化的时序已描述于图4、图5、图7及图8，故不再赘述。由于电位的变化与记忆体模拟单元320或记忆体模拟单元620的等效电容相关，所以控制信号与该特征值有关。
[0065] 图12是本发明的SRAM模块的写入控制方法的另一实施例的流程图，包含下列步骤：
[0066] 步骤S1210：产生致能信号CLK。致能信号CLK与SRAM模块的写入程序有关。致能信号CLK在写入程序开始前致能，或是于写入程序期间致能；
[0067] 步骤S1220：依据与该些记忆体单元的个数相关的特征值产生控制信号。此特征值可以是图6的记忆体模拟单元620的等效电容值，或是图9的记忆体单元910并联后的等效电容值。在图6的情况中，因为记忆体模拟单元620的等效电容值大小与位元线610的长度有关，所以实际上等效电容值与记忆体单元的个数相关，在图9的情况中，等效电容值直接与记忆体单元的个数相关；
[0068] 步骤S1230：依据致能信号CLK及控制信号产生电压差。此电压差可以藉由一个已充电的电容产生。电容的充电时间与控制信号有关，其细节已揭示于图7、图8及图10的说明，故不再赘述；以及
[0069] 步骤S1240：将该电压差施加于该位元线，以在该位元线上形成一压降。将上述的已充电电容的高准位端接地，其另一端则成为负压。该负压可以在与电容耦接的位元线上形成压降。因为控制信号与特征值有关，所以此电压差的大小亦与特征值成比例，更明确地说，在位元线上形成的压降会随着记忆体单元的个数而变化。
[0070] 步骤S1220的详细实作方式可于前述的步骤S1140的详细实作方式相同，或是降低记忆体单元上的电位，并藉由检测该电位的变化来产生控制信号。其详细的操作方式包含前述的步骤S1110及步骤S1130，在停止施加该电压于该些记忆体单元后，依据致能信号CLK使该些记忆体单元的电位下降，并检测电位的变化产生控制信号。图11及图12所示的流程中，致能信号CLK可于SRAM模块的写入程序的前或是中间产生，也就是前述的降压步骤(例如步骤S1150使记忆体单元的电位下降，或是步骤S1160及步骤S1240在位元线上产生压降)可以发生于写入程序的前或是与写入程序同时发生。
[0071] 由于本技术领域具有通常知识者可藉由图3至图8的装置发明的揭露内容来了解图11的方法发明的实施细节与变化，以及由图6至图10的装置发明的揭露内容来了解图12的方法发明的实施细节与变化，因此，为避免赘文，在不影响该方法发明的揭露要求及可实施性的前提下，重复的说明在此予以节略。请注意，前揭附图中，元件的形状、尺寸、比例以及步骤的顺序等仅为示意，是供本技术领域具有通常知识者了解本发明之用，非用以限制本发明。
[0072] 当然，本发明还可有其他多种实施例，在不背离本发明精神及其实质的情况下，熟悉本领域的技术人员当可根据本发明作出各种相应的改变和变形，但这些相应的改变和变形都应属于本发明所附的权利要求的保护范围。