存储器结构及其制造方法

摘要

本发明公开了一种存储器结构及其制造方法。这种存储器结构包括一基板及一电阻。基板具有一沟道。电阻设置于该沟道中。电阻包括一主体及二连接部。主体包括一底部及二顶部。底部位于沟道中，顶部彼此分开地位于底部上。连接部分别位于二顶部上。连接部的电阻系数小于主体的电阻系数。

权利要求

1.一种存储器结构，包括：

一基板，具有一沟道；

一电阻，设置于该沟道中，该电阻包括：一主体，包括一底部及二顶部，该底部位于该沟道中，该二顶部彼此分开地位于该底部上；及二连接部，分别位于该二顶部上，该二连接部的电阻系数小于该主体的电阻系数；以及一介电层，位于该电阻与该基板之间。

16 -3 20 -3

2.根据权利要求1所述的存储器结构，其中该主体是由掺杂量为10 cm ～10 cm 的掺杂多晶硅所形成，该二连接部是由金属硅化物所形成。

3.根据权利要求1所述的存储器结构，更包括：二接点，分别位于该二连接部上。

4.根据权利要求1所述的存储器结构，包括多个该电阻，这些电阻并排设置，且这些电阻的任一者与其相邻二者分别只以该二连接部的其中一者相连接，以形成一串行电路。

5.根据权利要求1所述的存储器结构，包括多个该电阻，这些电阻并排设置，且这些电阻的任一者与其相邻者以该二连接部相连接，以形成并联电路。

6.一种存储器结构的制造方法，包括：在一基板中形成一沟道；

在该基板上及该沟道中共形形成一介电层；

形成一电阻的一主体，该主体包括一底部及二顶部，该底部位于该沟道中，该二顶部彼此分开地位于该底部上；以及在该主体的该二顶部上分别形成该电阻的二连接部，该二连接部分的电阻系数低于该主体的电阻系数。

7.根据权利要求6所述的存储器结构的制造方法，其中形成该电阻的该主体的步骤包括：在该基板上及该沟道中形成一主体材料层；以及图案化该主体材料层。

8.根据权利要求6所述的存储器结构的制造方法，其中形成该电阻的二连接部的步骤包括：在该基板及该主体的该二顶部上共形形成二覆盖层；

在该二覆盖层的凹入处形成一第一介电材料层；

移除该二覆盖层的一部分，暴露出该二顶部；

在暴露出的该二顶部上沉积一金属层；

使暴露出的该二顶部与该金属层反应，在该二顶部上形成一连接材料层，该连接材料层构成该电阻的二连接部。

说明书

存储器结构及其制造方法

技术领域

[0001] 本发明是有关于一种半导体结构及其制造方法，特别是有关于一种存储器结构及其制造方法。

背景技术

[0002] 电阻广泛地应用于各种半导体装置中。举例来说，在存储器装置中所使用的电阻包括阻抗值较高的电阻以及阻抗值较低的电阻。一般来说，在二维的存储器装置中，以浮栅型的电阻作为阻抗值较高的电阻，并以控制栅型的电阻作为阻抗值较低的电阻。使用于三维存储器装置中的电阻，特别是阻抗值较高的电阻，则仍在发展中。

发明内容

[0003] 本发明提供一种包括新型电阻的存储器结构及其制造方法。此种电阻的制造方法可与存储器的阵列区的制造方法整合。

[0004] 根据一些实施例，一种存储器结构包括一基板及一电阻。基板具有一沟道。电阻设置于该沟道中。电阻包括一主体及二连接部。主体包括一底部及二顶部。底部位于沟道中，顶部彼此分开地位于底部上。连接部分别位于二顶部上。连接部的电阻系数(resistivity)小于主体的电阻系数。

[0005] 根据一些实施例，一种存储器结构的制造方法包括下列步骤。首先，在一基板中形成一沟道。形成一电阻的一主体。该主体包括一底部及二顶部。底部位于沟道中，顶部彼此分开地位于底部上。接着，在主体的二顶部上分别形成电阻的二连接部。连接部分的电阻系数低于主体的电阻系数。

[0006] 为了对本发明的上述及其他方面有更佳的了解，下文特举较佳实施例，并配合所附图式，作详细说明如下：

附图说明

[0007] 图1为根据本发明实施例的存储器结构的示意图。

[0008] 图2A～图11C为根据本发明实施例的存储器结构制造方法的各个步骤的示意图。

[0009] 图12A～图12B为根据本发明一实施例的存储器结构的电阻配置的示意图。

[0010] 图13A～图13B为根据本发明另一实施例的存储器结构的电阻配置的示意图。

[0011] 【符号说明】

[0012] 102：基板

[0013] 104：电阻

[0014] 106：主体

[0015] 108：底部

[0016] 110、112：顶部

[0017] 114、116：连接部

[0018] 118：介电层

[0019] 120、122：接点

[0020] 202：基板

[0021] 204：氧化物层

[0022] 206：光刻胶

[0023] 208：介电层

[0024] 210：主体材料层

[0025] 212：保护层

[0026] 214：主体

[0027] 216：底部

[0028] 218、220：顶部

[0029] 222：光刻胶

[0030] 224：覆盖层

[0031] 226：覆盖层

[0032] 228：第一介电材料层

[0033] 230：金属层

[0034] 232：连接材料层

[0035] 234、236：连接部

[0036] 238：第二介电材料层

[0037] 240：接点

[0038] 242：势垒层

[0039] 244：金属层

[0040] 302：电阻

[0041] 304、306：连接部

[0042] 308：接点

[0043] 402：电阻

[0044] 404、406：连接部

[0045] 408：接点

[0046] L1、L2、L3：长度

[0047] T：沟道

[0048] W：宽度

具体实施方式

[0049] 请参照图1，其绘示根据本发明实施例的存储器结构。这种存储器结构包括一基板102及一电阻104。基板102可以是硅基板。基板102具有一沟道T。

[0050] 电阻104设置于沟道T中。在此，电阻104可有部分凸出于沟道T之外，但仍属于「设置于沟道T中」这个特征所包括的范围。电阻104包括一主体106及二连接部114、116。主体106包括一底部108及二顶部110、112。底部108位于沟道T中。顶部110、112彼此分开地位于底部108上。在一实施例中，如此的配置使得主体106具有一剖面实质上为U形形状。连接部
114、116分别位于顶部110、112上。连接部114、116的电阻系数小于主体106的电阻系数。

[0051] 在一实施例中，主体106是由掺杂量为1016cm-3～1020cm-3的掺杂多晶硅所形成(可为p型或n型)，连接部114、116是由金属硅化物所形成，例如CoSi、NiSi、TiSi等等。此时，金属硅化物的电阻值相对于掺杂多晶硅的电阻值可忽略不计。因此，电阻104的有效长度基本上为连接部114到底部108之间的长度L1、顶部110、112之间的长度L2、及底部108到连接部116之间的长度L3加总的长度，而电阻104的有效宽度基本上为沟道的宽度W。如此一来，可通过调整这些尺寸来改变电阻104的电阻值。

[0052] 在一实施例中，存储器结构还可包括一介电层118，位于电阻104与基板102之间。介电层118可以具有氧化物-氮化物-氧化物(ONO)结构。在一实施例中，介电层118存储器结构还可包括二接点120、122，分别位于连接部114、116上。

[0053] 图2A～图11C绘示根据本发明实施例的存储器结构制造方法的各个步骤，其中以「B」及「C」所指示的图分别是取自由「A」所指示的图中的1-1’线及2-2’线的剖面图。

[0054] 请参照图2A～图2B，在一基板202中形成沟道T。具体来说，基板202可包括阵列区及周边区，而沟道T是形成在周边区。基板202可例如是硅基板。可在基板上形成一氧化物层204，沟道T亦贯穿氧化物层204。沟道T例如可利用光刻胶206以刻蚀方式来形成。

[0055] 接着，形成一电阻的一主体214(示于图5A～图5B)。主体214包括一底部216及二顶部218、220。底部216位于沟道T中。顶部218、220彼此分开地位于底部216上。

[0056] 请参照图3A～图3B，在基板202上及沟道T中形成一主体材料层210。在一实施例中，若是在周边区形成电阻的工艺与在阵列区形成存储器阵列的工艺同步进行，则在形成主体材料层210之前，可先在基板202上及沟道T中共形形成一介电层208。介电层208可以具有氧化物-氮化物-氧化物(ONO)结构，通过沉积来形成。主体材料层210可以是由掺杂硅所形成。举例来说，主体材料层210可以是由掺杂量为1016cm-3～1020cm-3的p型或n型掺杂多晶硅所形成。主体材料层210可以通过沉积来形成。

[0057] 在沉积介电层208及主体材料层210时，可能在周边区中并非预定形成电阻的区域也沉积了这二层，因此需要一移除步骤。或者，在阵列区及周边区中并非预定形成电阻的区域可能进行其他处理。在这样的时候，请参照图4A～图4B，在预定形成电阻的区域上方以一保护层212避免受到结构损害。保护层212可例如是光刻胶。

[0058] 请参照图5A～图5B，图案化主体材料层210，以形成主体214的底部216及顶部218、220。这个图案化步骤例如可利用光刻胶222以刻蚀方式来进行。在一实施例中，位于沟道T中的主体材料层210，即使不用于构成电阻的底部216，也不会被移除。在本实施例中，底部
216及顶部218、220是以一体的方式形成，底部216及顶部218、220之间不夹有其他的层。

[0059] 再接着，在主体214的顶部218、220上分别形成电阻的二连接部234、236(示于图10A～图10B)。连接部分234、236的电阻系数低于主体214的电阻系数。

[0060] 请参照图6A～图6B，在基板202及主体214的顶部218、220上共形形成二覆盖层224、226。覆盖层224可为氧化物层，覆盖层226可为氮化物(例如SiNx)层。

[0061] 请参照图7A～图7B，在覆盖层224、226的凹入处形成一第一介电材料层228。第一介电材料层228可为氧化物层。第一介电材料层228例如可通过沉积及化学机械研磨(Chemical Mechanical Polishing，CMP)来进行。化学机械研磨可在接触到覆盖层226时停止。

[0062] 请参照图8A～图8B，移除覆盖层224、226的一部分，暴露出顶部218、220。这个移除步骤例如可通过刻蚀来进行。

[0063] 接着请参照图9A～图9B，在暴露出的顶部218、220上沉积一金属层230。金属层230例如可为钴(Co)层、镍(Ni)层或钛(Ti)层等等。

[0064] 请参照图10A～图10B，使暴露出的顶部218、220与金属层230反应，在顶部218、220上形成一连接材料层232。暴露出的顶部218、220与金属层230例如可利用加热等方式而进行反应。形成的连接材料层232为金属硅化物层，例如CoSi层、NiSi层或TiSi层等等。连接材料层232构成电阻的二连接部234、236。之后，移除金属层230。

[0065] 请参照图11A～图11C，可在连接材料层232上形成一第二介电材料层238，并形成贯穿二介电材料层238且分别连接主体214的连接部234、236的接点240。第二介电材料层238下可先形成一势垒层242，接点240亦贯穿势垒层242。第二介电材料层238可为氮化物(例如SiNx)层，势垒层242可为氧化物层。在第二介电材料层238上可再形成一金属层244，用以连接接点240。

[0066] 根据本发明实施例的存储器结构制造方法如上所述，其中电阻的工艺可以与阵列区的工艺整合。如此一来，可缩短制造时间。

[0067] 除了如第11A图所示者之外，存储器结构还可有其他型态的电阻配置。请参照图12A～图12B，存储器结构包括多个电阻302。电阻302并排设置。电阻302的任一者与其相邻二者分别只以连接部304、306的其中一者相连接，以形成一串行电路。具体来说，电阻302的连接部304两两相连，电阻302的连接部306两两相连，且相连的连接部304与相连的连接部
306错置排列。二接点308分别设置在串行电路的二端。请参照图13A～图13B，存储器结构包括多个电阻402。电阻402并排设置。电阻402的任一者与其相邻者以连接部404、406相连接，以形成并联电路。具体来说，在此一实施例中，所有电阻402的连接部404皆相连，所有电阻
402的连接部406皆相连。二接点408分别设置在并联电路的二端。

[0068] 根据本发明的电阻，可通过调整各部位的尺寸与间隔来调整电阻值。并且，由于电阻的主体是由掺杂多晶硅制成，具有稳定、较不受温度影响、较不会出现空乏现象等优点。根据本发明的电阻特别适用于三维存储器装置，例如三维垂直栅NAND存储器装置。

[0069] 综上所述，虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明。本发明所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作各种的更动与润饰。因此，本发明的保护范围当视随附的权利要求范围所界定的为准。