测试电路转让专利
申请号 : CN201610549964.0
文献号 : CN106019115B
文献日 : 2018-09-04
发明人 : 马亮 , 赵莽
申请人 : 武汉华星光电技术有限公司
摘要 :
权利要求 :
1.一种测试电路,其特征在于,包括:
其中所述测试电路用于对显示区域的薄膜晶体管进行检测;所述显示区域包括n条数据线,其中n大于等于2;
测试公共信号输入端、测试时钟信号输入端、测试控制端、n个数据输出端、第一静电控制端、第二静电控制端;所述数据输出端用于向对应的所述数据线输入测试数据信号;所述数据输出端与所述数据线一一对应;
所述测试电路还包括:
信号产生模块,分别与所述测试公共信号输入端、所述测试时钟信号输入端连接;所述信号产生模块用于生成与所述数据线对应的测试数据信号;
控制模块,分别与所述测试控制端以及n个数据输出端连接,所述控制模块用于在所述测试电路处于工作状态时,控制所述测试数据信号的输出;
静电抑制模块,与所述第一静电控制端、所述第二静电控制端、所述控制模块以及所述信号产生模块连接,所述静电抑制模块用于在所述测试电路处于非工作状态时,阻止所述数据输出端输出。
2.根据权利要求1所述的测试电路,其特征在于,所述信号产生模块具有n个输出端;
所述静电抑制模块包括第一静电抑制单元和第二静电抑制单元;所述第一静电抑制单元包括第一薄膜晶体管组;
所述第一薄膜晶体管组中的每个薄膜晶体管的第一抑制输出端与所述信号产生模块的第2k+1输出端中的一个连接;每个所述第一抑制输出端对应一所述第2k+1输出端;所述第一薄膜晶体管组中的每个薄膜晶体管的输入端与所述第一静电控制端连接;其中k大于等于0;
所述第一薄膜晶体管组中的每个薄膜晶体管的控制端与所述测试控制端连接。
3.根据权利要求2所述的测试电路,其特征在于,所述第二静电抑制单元包括第二薄膜晶体管组;
所述第二薄膜晶体管组中的每个薄膜晶体管的第二抑制输出端与所述信号产生模块的第2k输出端中的一个连接,每个所述第二抑制输出端对应一所述第2k输出端;所述第二薄膜晶体管组中的每个薄膜晶体管的输入端与所述第二静电控制端连接;
所述第二薄膜晶体管组中的每个薄膜晶体管的控制端与所述测试控制端连接。
4.根据权利要求1所述的测试电路,其特征在于,所述测试时钟信号输入端包括m个总测试时钟信号输入端;所述信号产生模块包括第一信号产生单元和第二信号产生单元;
所述第一信号产生单元包括第三薄膜晶体管组,所述第三薄膜晶体管组包括m个复用薄膜晶体管;其中所述复用薄膜晶体管与所述总测试时钟信号输入端一一对应;
所述复用薄膜晶体管的输入端与所述测试公共信号输入端连接,所述复用薄膜晶体管的控制端与对应的所述总测试时钟信号输入端连接,其中m大于0。
5.根据权利要求4所述的测试电路,其特征在于,所述测试时钟信号输入端包括r个子测试时钟信号输入端;
所述第二信号产生单元包括m个第四薄膜晶体管组,所述第四薄膜晶体管组包括r级分级薄膜晶体管;其中每一级所述分级薄膜晶体管连接一与所述子测试时钟信号输入端;所述第四薄膜晶体管组与所述复用薄膜晶体管一一对应;
同一所述第四薄膜晶体管组中的所述分级薄膜晶体管的输入端与对应的所述复用薄膜晶体管的输出端连接,所述分级薄膜晶体管的控制端与对应的所述子测试时钟信号输入端连接;所述分级薄膜晶体管的输出端与第一抑制输出端或者第二抑制输出端连接,其中n等于m与r的乘积,r大于0。
6.根据权利要求5所述的测试电路,其特征在于,所述控制模块包括第五薄膜晶体管组,所述第五薄膜晶体管组包括n个测试薄膜晶体管;
所述测试薄膜晶体管的输入端与对应的所述分级薄膜晶体管的输出端连接,所述测试薄膜晶体管的输出端与对应的所述数据输出端连接,其中所述测试薄膜晶体管的输出端与所述数据输出端一一对应,所述测试薄膜晶体管的控制端与所述测试控制端连接。
7.根据权利要求1所述的测试电路,其特征在于,所述信号产生模块中的薄膜晶体管为NPN型薄膜晶体管,所述控制模块中的薄膜晶体管也为NPN型薄膜晶体管,所述静电抑制模块中的薄膜晶体管为PNP型薄膜晶体管。
8.根据权利要求1所述的测试电路,其特征在于,所述信号产生模块中的薄膜晶体管为PNP型薄膜晶体管,所述控制模块中的薄膜晶体管也为PNP型薄膜晶体管,所述静电抑制模块中的薄膜晶体管为NPN型薄膜晶体管。
9.根据权利要求1所述的测试电路,其特征在于,所述数据线用于在所述测试电路处于非工作状态时接收数据信号,所述第一静电控制端输入的信号根据第2k+1条数据线输入的数据信号设置、第二静电控制端输入的信号根据第2k条数据线输入的数据信号设置。
10.根据权利要求1所述的测试电路,其特征在于,所述第一静电控制端输入的信号与所述第二静电控制端输入的信号大小相等,极性相反。
说明书 :
测试电路
【技术领域】
号,并通过驱动芯片提供的控制信号控制多个薄膜晶体管的开启和关闭,以控制测试数据
信号的输出;每个薄膜晶体管连接一条数据线。
(Floating)状态,也即不受任何信号的控制。如果当Floating端口有很大的负极性静电(比
如大于薄膜晶体管的控制端的电压)导入时,会使得薄膜晶体管的栅极到源极之间的电压
Vgs>0,将会出现导通的状况,此时负极性的静电会导入到显示区域的数据线(Dataline)
上,此时面板可能会出现显示画面异常的情况,从而降低了面板的显示效果。
所述数据输出端与所述数据线一一对应;
所述数据输出端输出。
压Vgs<0,从而避免了静电对显示画面的影响,提高了显示效果。
【附图说明】
限制本发明。在图中,结构相似的单元是以相同标号表示。
(Fanout)区域15、WOA(Wire On Array)区域16、驱动芯片(IC)区域17、柔性连接器(FPC)区
域18;其中,Array Test区域11用于在阵列(Array)基板制作完成之后,对Array基板的电性
进行测试;AA区12包括多个像素单元,每个像素单元包括红色像素、蓝色像素、绿色像素,AA区用于像素的显示;GOA区域13,用于产生显示区域内的TFT的栅极驱动信号;Fanout区域
15,用于实现IC与AA区的数据线之间的走线连接;Demux区域14,用于将从IC侧引出的输出
端进行拆分,以实现多条Dataline的驱动;WOA区域16,用于面板周围走线的连接;IC区域
17,用于IC的粘合(Bonding),该驱动芯片用于提供AA区域的数据信号;FPC区域18,用于FPC的Bonding,通过FPC连接电路板。其中测试电路区域11通过连接线19与IC区域17连接,以向
测试电路提供测试控制信号(ATEN),具体地,在测试电路工作时,测试控制信号为高电平,
当测试电路测试完成之后,测试控制信号为低电平,也即将测试电路关闭,防止测试电路对
于AA区显示影响。
200、控制模块300;
分成两个测试数据信号。第二信号产生模块100也即第二级多路分配器,通过测试时钟信号
输入端,其输入的信号为AC3、AC4和AC5,将第一级多路分配器生成的两个测试数据信号中
的每个信号分成三个测试数据信号。控制模块300,通过测试控制端输入的ATEN信号控制测
试电路与AA区的连通性。
低电平,薄膜晶体管T9~T14断开。此时,不管AC1~AC5信号如何切换,都不会影响到输入到D1~D6的信号。当测试电路关闭之后,面板开始正常工作,此时数据线D1~D6通过IC输出的
信号和GOA电路输出的信号进行充电控制。比如IC输出的信号为数据信号,GOA电路输出的
信号为扫描信号。
晶体管T9~T14的源极无信号输入,即处于Floating状态。当面板在进行正常工作时,数据
线D1~D6上的电压在-5V~5V之间变化,ATEN信号为低电平(-7V)。此时,如果Floating端口
有很大的负极性静电(小于-7V)导入时,使得薄膜晶体管T9~T14的栅极源极之间的电压
Vgs>0,将会导致T9~T14导通,从而使得负极性的静电会导入到AA区Dataline上,导致面板
可能会出现显示画面的异常的情况,降低了显示效果。
效果。
明的技术方案构成限制,并发明可以应用于大于2条数据线的任何一个液晶显示面板中)、
第一静电控制端28(ATDE)、第二静电控制端29(ATDO);所述数据输出端用于向对应的所述
数据线D1~D6输入测试数据信号(用于测试);所述数据输出端与所述数据线一一对应;
静电控制端29输入的信号为ATDO;结合图5,该测试控制端27通过连接线19与驱动芯片17连
接,第一静电控制端28以及第二静电控制端29也分别通过连接线41、42与驱动芯片17连接;
也即信号ATEN、ATDE、ATDO都由驱动芯片提供。
成6个测试数据信号。
面板未显示时,在显示区域输入测试数据信号。
作状态时,阻止所述数据输出端输出。也即当显示区域显示过程中,静电抑制模块防止静电
输入所述数据输出端,从而避免影响显示效果。
所述第一薄膜晶体管组中的每个薄膜晶体管的输入端与所述第一静电控制端连接;其中k
大于等于0;所述第一薄膜晶体管组中的每个薄膜晶体管的控制端与所述测试控制端27连
接。
连接;P1、P3、P5的输入端都连接第一静电控制端28;P1、P3、P5的控制端都连接测试控制端
27。
第二薄膜晶体管组中的每个薄膜晶体管的输入端与所述第二静电控制端连接;所述第二薄
膜晶体管组中的每个薄膜晶体管的控制端与所述测试控制端连接。
连接;P2、P4、P6的输入端都连接第二静电控制端29;P2、P4、P6的控制端都连接测试控制端
27。
入端;所述第四薄膜晶体管组与所述复用薄膜晶体管一一对应;
输入端连接;所述分级薄膜晶体管的输出端与所述第一抑制输出端或者所述第二抑制输出
端连接,其中n等于m与r的乘积,r大于0。
薄膜晶体管组包括3个薄膜晶体管以及三个子测试时钟信号输入端24-26。所述第一信号产
生单元100包括第三薄膜晶体管组,所述第三薄膜晶体管组包括2个复用薄膜晶体管;其中
所述复用薄膜晶体管与所述总测试时钟信号输入端一一对应;
管T2的控制端与对应的所述总测试时钟信号输入端23连接.
第一个第四薄膜晶体管组的第二级分级薄膜晶体管;T5为第一个第四薄膜晶体管组的第三
级分级薄膜晶体管;T6为第二个第四薄膜晶体管组的第一级分级薄膜晶体管;T7为第二个
第四薄膜晶体管组的第二级分级薄膜晶体管;T8为第二个第四薄膜晶体管组的第三级分级
薄膜晶体管;T3、T6的控制端连接子测试时钟信号输入端26;T4、T7的控制端连接子测试时
钟信号输入端25;T5、T8的控制端连接子测试时钟信号输入端24。T3、T4、T5的输入端连接T1的输出端;T6、T7、T8的输入端连接T2的输出端;T3输出端连接P1的输出端;T4输出端连接P2的输出端;T5输出端连接P3的输出端;T6输出端连接P4的输出端;T7输出端连接P5的输出
端;T8输出端连接P6的输出端;从而将公共信号A分为6个测试数据信号。
晶体管组包括4个薄膜晶体管以及4个子测试时钟信号输入端。
端与所述数据输出端一一对应,所述测试薄膜晶体管的控制端与所述测试控制端连接。
T14的输出端分别连接数据输出端31-36中的一个。
薄膜晶体管。
有测试电路第一列和第二列数据线上的测试电路的薄膜晶体管的漏电情况不一样,而且同
一列Pixel正负帧的漏电情况也不一样,也会容易造成显示画面异常的状况。
电控制端输入的信号根据第2k条数据线输入的数据信号设置。也即所述第一静电控制端28
输入的信号根据奇数条数据线输入的数据信号设置、第二静电控制端29输入的信号根据偶
数条数据线输入的数据信号设置。从而可以进一步提高显示效果。
5V,此时驱动芯片分别给+5V的ATDE信号和-5V的ATDO信号。此时薄膜晶体晶体管T9~T14的
Vds=0V,Vgs在-2V~-12V之间变化,此时因此薄膜晶体管T9~T14几乎没有漏电的情况,面
板显示不受到测试电路的影响,显示质量得到很大的提升。也即所述第一静电控制端28输
入的信号与所述第二静电控制端29输入的信号大小相等,极性相反。
5V,此时驱动芯片分别给-5V的ATDE信号和+5V的ATDO信号。此时薄膜晶体管T9~T14的Vds
=0V,Vgs在-2V~-12V之间变化,此时薄膜晶体管T9~T14几乎没有漏电的情况,面板显示
不受到测试电路的影响,显示质量得到很大的提升。
2.5V、-2.5V,此时驱动芯片分别给+2.5V的ATDE和-2.5V的ATDO信号。此时薄膜晶体管分析
T9~T14的Vds=0V,Vgs在-4.5V~-9.5V之间变化,此时薄膜晶体管T9~T14几乎没有漏电
的情况,面板显示不受到测试电路的影响,显示质量得到很大的提升。
T14的Vds=0V,Vgs在-4.5V~-9.5V之间变化,此时薄膜晶体管T9~T14几乎没有漏电的情
况,面板显示不受到测试电路的影响,显示质量得到很大的提升。
压Vgs<0,从而避免了静电对显示画面的影响,提高了显示效果。
700中的薄膜晶体管为NPN型薄膜晶体管。
压Vgs<0,从而避免了静电对显示画面的影响,提高了显示效果。
饰,因此本发明的保护范围以权利要求界定的范围为准。