FET及形成FET的方法

摘要

实施例是一种方法，方法包括在衬底上形成第一鳍和第二鳍，第一鳍和第二鳍均包括位于衬底上的第一晶体半导体材料和位于第一晶体半导体材料之上的第二晶体半导体材料。将位于第二鳍中的第一晶体半导体材料转变为介电材料，其中在转变步骤之后，位于第一鳍中的第一晶体半导体材料的至少部分保留未转变的。在第一鳍和第二鳍上方形成栅极结构，以及在栅极结构的相对两侧上形成源极/漏极区。本发明实施例涉及FET及形成FET的方法。

权利要求

1.一种方法，包括：

在衬底上形成第一鳍和第二鳍，所述第一鳍和所述第二鳍均包括位于所述衬底上的第一晶体半导体材料和位于所述第一晶体半导体材料之上的第二晶体半导体材料；

将位于所述第二鳍中的所述第一晶体半导体材料转变为介电材料，其中，在所述转变步骤之后，位于所述第一鳍中的所述第一晶体半导体材料的至少部分保留未被转变；

在所述第一鳍和所述第二鳍上方形成栅极结构；以及在所述栅极结构的相对两侧上形成源极/漏极区。

2.根据权利要求1所述的方法，其中，所述转变包括使用氧化工艺。

3.根据权利要求1所述的方法，其中，位于所述第一鳍中的所述未转变的第一晶体半导体材料的剩余部分从所述衬底至位于所述第一鳍中的所述第二晶体半导体材料是连续的。

4.根据权利要求1所述的方法，其中，所述转变步骤还包括：转变位于所述第一鳍中的所述第一晶体半导体材料的部分。

5.根据权利要求4所述的方法，其中，所述转变步骤还包括：将位于所述第一鳍和所述第二鳍中的所述第二晶体半导体材料的外部转变成第二介电材料；以及去除所述第二介电材料。

6.根据权利要求1所述的方法，还包括：在所述转变步骤之前，在所述第一鳍上方形成掩模；以及在所述转变步骤之后，从所述第一鳍去除所述掩模。

7.根据权利要求1所述的方法，其中，所述转变步骤还包括：将位于所述第二鳍中的所述第二晶体半导体材料的外部转变成第二介电材料；以及去除所述第二介电材料。

8.根据权利要求1所述的方法，其中，所述第一鳍是n型FinFET的部分以及所述第二鳍是p型FinFET的部分。

9.一种方法，包括：

在衬底上外延地生长第一晶体半导体材料；

在所述第一晶体半导体材料之上外延地生长第二晶体半导体材料；

图案化所述第一晶体半导体材料和所述第二晶体半导体材料以在所述衬底上形成第一鳍和第二鳍；

氧化位于第一鳍中的所述第一晶体半导体材料的至少部分以及氧化位于所述第二鳍中的所述第一晶体半导体材料的全部以形成第一氧化物材料，以及氧化位于所述第一鳍和所述第二鳍中的所述第二晶体半导体材料的至少部分以形成第二氧化物材料，其中，在所述第一鳍和所述第二鳍的所述氧化之后，位于所述第一鳍中的所述第一晶体半导体材料的部分没有被氧化；

去除所述第二氧化物材料的至少部分；

在所述衬底上形成隔离区，以及所述隔离区围绕所述第一鳍的和所述第二鳍的至少下部；

在所述第一鳍、所述第二鳍以及所述隔离区上方形成栅极结构；以及在所述栅极结构的相对两侧上形成源极/漏极区。

10.一种结构，包括：

位于衬底上的第一鳍，所述第一鳍包括：

第一外延部分；和

直接位于所述第一外延部分下面的第二外延部分，所述第二外延部分具有与所述第一外延部分不同的材料组成；

位于所述衬底上的第二鳍，所述第二鳍包括：第三外延部分；和

直接位于所述第三外延部分下面的第一介电区；以及隔离区，位于所述衬底中以及位于所述第一鳍和所述第二鳍的相对两侧上，至少所述第一鳍的所述第一外延部分和所述第二鳍的所述第三外延部分从所述隔离区之间突出，所述第一介电区具有与所述隔离区不同的材料组成；

栅极结构，沿着所述第一鳍和所述第二鳍的侧壁并且位于所述第一鳍和所述第二鳍的上表面上方，所述栅极结构将沟道区限定在所述第一外延部分和所述第三外延部分中。

说明书

FET及形成FET的方法

技术领域

[0001] 本发明实施例涉及FET及形成FET的方法。

背景技术

[0002] 在追求更高器件密度、更高性能以及更低成本中，随着半导体器件已经发展至纳米技术工艺节点，来自制造和设计问题的挑战已经导致三维器件的发展，三维器件诸如鳍场效应晶体管(FinFET)。通常的FinFET制造为具有通过例如蚀刻掉衬底的硅层的一部分来形成的从衬底延伸的薄垂直“鳍”(或鳍结构)。在该垂直鳍中形成FinFET的沟道。在鳍上方(例如，环绕)提供栅极。在沟道的两侧上具有栅极允许从两侧的沟道的栅极控制。

[0003] 然而，具有的挑战是在半导体制造中的这样的部件和工艺的实现。例如，邻近鳍之间的差的隔离导致FinFET的高泄漏电流，由此降低器件性能。

发明内容

[0004] 根据本发明的一个实施例，提供了一种方法，包括：在衬底上形成第一鳍和第二鳍，所述第一鳍和所述第二鳍均包括位于所述衬底上的第一晶体半导体材料和位于所述第一晶体半导体材料之上的第二晶体半导体材料；将位于所述第二鳍中的所述第一晶体半导体材料转变为介电材料，其中，在所述转变步骤之后，位于所述第一鳍中的所述第一晶体半导体材料的至少部分保留未被转变；在所述第一鳍和所述第二鳍上方形成栅极结构；以及在所述栅极结构的相对两侧上形成源极/漏极区。

[0005] 根据本发明的另一实施例，还提供了一种方法，包括：在衬底上外延地生长第一晶体半导体材料；在所述第一晶体半导体材料之上外延地生长第二晶体半导体材料；图案化所述第一晶体半导体材料和所述第二晶体半导体材料以在所述衬底上形成第一鳍和第二鳍；氧化位于第一鳍中的所述第一晶体半导体材料的至少部分以及氧化位于所述第二鳍中的所述第一晶体半导体材料的全部以形成第一氧化物材料，以及氧化位于所述第一鳍和所述第二鳍中的所述第二晶体半导体材料的至少部分以形成第二氧化物材料，其中，在所述第一鳍和所述第二鳍的所述氧化之后，位于所述第一鳍中的所述第一晶体半导体材料的部分没有被氧化；去除所述第二氧化物材料的至少部分；在所述衬底上形成隔离区，以及所述隔离区围绕所述第一鳍的和所述第二鳍的至少下部；在所述第一鳍、所述第二鳍以及所述隔离区上方形成栅极结构；以及在所述栅极结构的相对两侧上形成源极/漏极区。

[0006] 根据本发明的又另个实施例，还提供了一种结构，包括：位于衬底上的第一鳍，所述第一鳍包括：第一外延部分；和直接位于所述第一外延部分下面的第二外延部分，所述第二外延部分具有与所述第一外延部分不同的材料组成；位于所述衬底上的第二鳍，所述第二鳍包括：第三外延部分；和直接位于所述第三外延部分下面的第一介电区；以及隔离区，位于所述衬底中以及位于所述第一鳍和所述第二鳍的相对两侧上，至少所述第一鳍的所述第一外延部分和所述第二鳍的所述第三外延部分从所述隔离区之间突出，所述第一介电区具有与所述隔离区不同的材料组成；栅极结构，沿着所述第一鳍和所述第二鳍的侧壁并且位于所述第一鳍和所述第二鳍的上表面上方，所述栅极结构将沟道区限定在所述第一外延部分和所述第三外延部分中。

附图说明

[0007] 当结合附图进行阅读时，从以下详细描述可最佳地理解本发明的各个方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增大或减小。

[0008] 图1是在三维视图中的鳍场效应晶体管(FinFET)的实例。

[0009] 图2、图3、图4A和图4B、图5A和图5B、图6A和图6B、图7A和图7B、图8A和图8B、图9A和图9B、图10A和图10B、图11A和图11B、图12A和图12B、图14A至图14C是根据一些实施例的在FinFET的制造中的中间阶段的截面图。

[0010] 图13B1至图13B2是根据一些实施例的结构的各个方面的详细的截面图。

[0011] 图15是根据一些实施例的工艺的工艺流程。

[0012] 图16B1和图16B2是根据一些实施例的结构的各个方面的详细的截面图。

[0013] 图17是根据一些实施例的工艺的工艺流程。

[0014] 图18A至图18C、图19A至图19C、图20以及图21是根据一些实施例的在FinFET的制造中的中间阶段的截面图。

[0015] 图22是根据一些实施例的工艺的工艺流程。

[0016] 图23和图24是根据一些实施例的结构的各个方面的详细的截面图。

具体实施方式

[0017] 以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件以直接接触的方式形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。

[0018] 而且，为了便于描述，在此可以使用诸如“在…下方”、“在…下面”、“下”、“在…之上”、“上”等空间相对术语以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。类似地，诸如“前侧”和“背侧”的术语可以用于本文以更容易地识别各个组件，以及可以识别例如，这些组件位于另一组件的相对两侧上。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，并且在此使用的空间相对描述符可以同样地作出相应的解释。

[0019] 根据各个实施例，提供了鳍场效应晶体管(FinFET)及其形成方法。示出了形成FinFET的中间阶段。在使用后栅极工艺形成的FinFET的具体环境中讨论了本文讨论的一些实施例。在其他实施例中，可以使用先栅极工艺。同样，一些实施例预期了在诸如平面FET的平面器件中使用的各个方面。讨论了实施例的一些变化。本领域中的技术人员将理解可以做出预期在其他实施例的范围内的其他改变。尽管方法实施例讨论为在具体的顺序中，但是可以在任何合逻辑的顺序中实施各个其他方法实施例，以及各个其他方法实施例可以包括更少或更多的本文讨论的步骤。

[0020] 在具体地实现示出的实施例之前，本发明实施例的特定有优势的部件和各个方面将逐步地被实现。一般地说，本发明是半导体器件及其形成方法以提供简单和成本效益好的工艺流程以在FinFET中实现未掺杂的沟道以用于器件增强。此外，这样的简单和成本效益好的工艺流程可以实现绝缘体方案上沟道(有时也被称为氧化物上沟道)。具体地，诸如以下公开的那些实施例的实施例包括半导体层的用于器件的不同区域的不同量的氧化物以实现性能增强和改进。例如，在包含诸如NMOS晶体管的n型器件的第一区中，外延半导体层(例如，SiGe层)部分地被氧化或不被氧化以实现在第一区域中的拉伸应变增强，同时在包含PMOS型晶体管的p型器件的第二区中，外延半导体层(例如，SiGe层)完全地被氧化以避免在第二区域中的拉伸应变损失(penalty)。此外，在器件的其他区域中，诸如接触拾取区域和/或无源器件区域，外延半导体层(例如，SiGe层)可以部分地被氧化或不被氧化以改进这些区域的性能。此外，利用公开的工艺，鳍的外延部分外延地生长为毯状层，该毯状层具有较少的缺陷，并且相比于比在沟槽/凹槽中外延地生长的结构该毯状层通常是更高质量的半导体结构。

[0021] 图1是在三维视图中的FinFET 30的实例。FinFET 30包括位于衬底32上的鳍36。衬底32包括隔离区34，以及鳍36突出于隔离区34之上并且位于相邻的隔离区34之间。栅极电介质38沿着鳍36的侧壁以及位于鳍36的顶面上方，以及栅电极40位于栅极电介质38上方。源极/漏极区42和44关于栅极电介质38和栅电极40设置在鳍36的相对两侧上。图1还示出了用于后面的图中的参考截面。截面B-B跨越FinFET 30的沟道、栅极电介质38和栅电极40。截面C-C平行于截面A-A并且是跨越源极/漏极区42。截面D-D垂直于截面A-A并且是沿着鳍36的纵轴以及在例如源极/漏极区42和44之间的电流流动的方向上。为了简化，随后的图指的是这些参考截面。

[0022] 图2至图14C是根据示例性实施例的在FinFET的制造中的中间阶段的截面图，以及图15是图2至图14C中示出的工艺的工艺流程。除了多重FinFET，图2至图14C示出的FinFET类似于图1中的FinFET 30。在图4A至图14C中，以“A”名称为结尾的图是三维视图；以“B”名称为结尾的图示出截面图B-B以及以“C”名称为结尾的图示出截面图C-C。

[0023] 图2示出了衬底50。衬底50可以是掺杂的(例如，掺杂有p型或n型掺杂剂)或未掺杂的半导体衬底，诸如块状半导体、绝缘体上半导体(SOI)衬底等。衬底50可以是晶圆，诸如硅晶圆。通常，SOI衬底包括形成在绝缘体上的半导体材料的层。例如，绝缘层可以是埋氧(BOX)层、氧化硅层等。在通常为硅或玻璃衬底的衬底上提供绝缘层。也可以使用诸如多层的或梯度衬底的其他衬底。在一些实施例中，衬底50的半导体材料可以包括硅；锗；化合物半导体，包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟；合金半导体，包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP和/或GaInAsP或它们的组合。

[0024] 衬底50可以包括集成电路器件(未示出)。本领域技术人员应该意识到，各种诸如晶体管、二极管、电容器、电阻器等或它们的组合的集成电路器件可以形成在衬底50中或上以生成用于FinFET的设计的结构和功能需求。可以使用任何合适的方法形成集成电路器件。

[0025] 图2示出了在衬底50中的防穿通注入(APT)区的形成(步骤200)。在一些实施例中，利用在衬底50的顶部实施的注入步骤52来形成APT区。注入在APT中的掺杂剂的导电类型与衬底50的肼区(未示出)的导电类型相同。APT区在随后形成的源极/漏极区96下方延伸(图14A和图14C)，并且用于减小从源极/漏极区96至衬底50的泄漏。APT
3 3
区中的掺杂浓度可以在约1E18/cm和约1E19/cm 之间的范围内。

[0026] 图2还示出了在衬底50上的硅锗(SiGe)层64(例如，毯状层)的形成(步骤202)。在一些实施例中，在APT形成步骤之前形成SiGe层64，以及在其他实施例中，在APT形成步骤之后形成SiGe层64。在一些实施例中，SiGe层64和半导体层66是通过外延工艺形成并且是晶体层。在一些实施例中，SiGe层64形成为具有从约20nm至约90nm的厚度。在形成之后SiGe层64的锗百分比(原子百分比)在从约30％至约80％的范围内，同时可以使用较高或较低的锗百分比。然而，应当理解，整个说明书中列举的值是实例，并且可以改变为不同的值。

[0027] 图3示出了在SiGe层64上形成半导体层66(例如，毯状层)(步骤202)。形成在SiGe层64上方的半导体层66可以包括一个或多个半导体层。在一些实施例中，半导体层66是不包括锗的纯硅层。在一些实施例中，例如，半导体层66可以是包括小于约1％的锗的基本上纯硅层。半导体层66可以是本质层并且可以不掺杂有p型和n型掺杂剂。

[0028] 图3还示出了在半导体层66上方形成掩模层68(步骤204)。在一些实施例中，掩模层68是硬掩模并且在下文中可以被称为硬掩模68。硬掩模68可以由氮化硅、氮氧化硅、碳化硅、碳氮化硅等或它们的组合形成，以及可以通过本领域已知的诸如化学汽相沉积(CVD)、等离子体增强CVD(PECVD)等或它们的组合的任何合适的方法来形成。在一些实施例中，硬掩模68是共形的层。

[0029] 图4A和图4B示出了在衬底50上形成半导体条60(步骤206)。如图4A和图4B以及随后的图所示，衬底50具有第一区50A和第二区50B。第一区50A可以用于形成诸如NMOS晶体管(诸如n型FinFET)的n型器件。第二区50B可以用于形成诸如PMOS晶体管(诸如p型FinFET)的p型器件。

[0030] 在一些实施例中，可以通过在硬掩模68、半导体层66、SiGe层64和衬底50中蚀刻沟槽来形成半导体条60。如图4A和图4B所示衬底50的图案化的部分被称为图案化的衬底62。半导体层66、SiGe层64和图案化的衬底62共同地组成半导体条60。半导体条60也可以被称为半导体鳍60。蚀刻可以是任何可接受的蚀刻工艺，诸如反应离子蚀刻(RIE)、中性束蚀刻(NBE)等或它们的组合。蚀刻可以是各向异性的。

[0031] 在图5A和图5B中，在衬底50的第一区50A上方形成掩模层70，同时暴露第二区50B(步骤208)。在一些实施例中，掩模层70是硬掩模并且在下文中可以被称为硬掩模70。
硬掩模70可以由氮化硅、氮氧化硅、碳化硅、碳氮化硅等或它们的组合形成，以及可以通过本领域已知的诸如CVD、PECVD等或它们的组合的任何合适的方法来形成。在一些实施例中，硬掩模70是共形的层。在一些实施例中，掩模层70可以是通过可接受的光刻工艺等来图案化的光刻胶。

[0032] 在图6A和图6B中，半导体条60的位于衬底50的第二区50B中的部分转变成介电材料(步骤210)。在一些实施例中，转变工艺可以是氧化工艺。氧化工艺可以使用蒸汽炉。例如，包括半导体条60的衬底50可以放置在炉中使得衬底50的第二区50B暴露于蒸汽环境，同时由掩模层70保护衬底50的第一区50A。可以在约400℃和约600℃之间的温度，诸如约500℃，生成蒸汽环境。可以在约100sccm和约1000sccm的之间的流速流动下来提供水(H2O)蒸汽。衬底50的第二区50B可以暴露炉中的蒸汽环境中一段在从约0.5小时至约3小时的范围内的持续时间，诸如约1小时。如在图6A和图6B中所示，位于第二区50B中的半导体层66和图案化的衬底62的外部转变成介电材料区74。此外，SiGe层64可以完全转变成SiGe介电区72。在一些实施例中，SiGe介电区72可以由SiGeO形成。可以使用其他转变工艺。

[0033] 在一些实施例中，转变工艺可以是定向的转变工艺，诸如使用硬掩模70作为氧化掩模的定向氧化工艺。定向氧化工艺的实例是气体簇离子束氧化。

[0034] 在图7A和图7B中，可以从衬底50的第一区50A去除掩模层70(步骤212)使得暴露第一区50A和第二区50B。可以使用蚀刻、化学机械抛光(CMP)工艺等来去除掩模层70。在其他实施例中，如果掩模层70是光刻胶，则掩模层70可以通过适当的灰化工艺去除，诸如使用氧等离子体。

[0035] 在从衬底50的第一区50A去除掩模层70后，位于衬底50的第一区50A中的半导体条60的部分转变成介电材料，以及位于衬底50的第二区50B中的半导体条60的部分进一步转变成介电材料(步骤214)。该转变工艺可以类似于在图6A和图6B中描述的转变工艺并且在此不再重复描述。如图7A和图7B中所示，在衬底50的第一区50A中，半导体层66和图案化的衬底62的外部可以转变成介电材料区74。此外，在衬底50的第一区50A中，SiGe层64可以部分地转变成SiGe介电区72，同时，SiGe层64的一些保留未转变的。在图7A和图7B中示出的实施例中，衬底50的第一区50A中的SiGe层64在一定程度上转变成介电材料72使得SiGe层64的连续区域保留在图案化的衬底62和图案化的半导体层
66之间。

[0036] 在图8A和图8B中，去除介电材料区74以及可选地去除SiGe介电区72的部分(步骤216)。由于去除了半导体条60的先前转变成介电材料的部分，因此介电材料区74的去除减小了半导体条60的宽度。因为第二区50B具有实施在其上的两个转变工艺，而第一区50A仅具有一个实施在其上的转变工艺，因此第二区50B中的更多的半导体条60转变成介电材料区74使得半导体条60的位于第二区50B中的剩余的半导体层66和图案化的衬底62的宽度比半导体条60的位于第一区50A中的剩余的半导体层66和图案化的衬底62的宽度更小。

[0037] 可以通过蚀刻工艺去除介电材料区74。蚀刻工艺可以是任何可接受的蚀刻工艺，诸如湿蚀刻工艺、干蚀刻工艺等或它们的组合。蚀刻可以是各向同性的或各向异性的。在图8A和图8B中示出的实施例中，蚀刻工艺对SiGe介电区72、半导体层66和图案化的衬底62是有选择性的使得基本上不蚀刻SiGe介电区72。在另一实施例中(未示出)，SiGe介电区72也被蚀刻以具有与半导体层66和图案化的衬底62的侧壁相连的侧壁。

[0038] 去除介电材料区74之后。可以实施清洗工艺以从半导体条60的表面去除任何原生氧化物、迁移的锗等。可以使用稀释的氢氟(dHF)酸来实施清洗工艺。

[0039] 通过部分地转变(例如，氧化)第一区50A(例如，n型区)中的SiGe层64以及完全地转变(例如，氧化)第二区50B(例如，p型区)中的SiGe层64，两种器件类型的性能可以在例如互补金属氧化物半导体(CMOS)器件中最优化。n型器件实现通过由于剩余的SiGe层64导致的拉伸应变增加而给予的性能改进，同时p型器件避免拉伸应变的损失(penalty)。

[0040] 图9A和图9B示出了在第一区50A和第二区50B中的半导体条60上方形成衬垫层80(步骤218)。衬垫层80防止在随后的工艺(诸如固化和热工艺)期间第一区50A中的SiGe层64的进一步转变(例如，氧化)。在一些实施例中，衬垫层80可以由氮化硅、氮氧化硅、碳化硅、碳氮化硅等或它们的组合形成，以及可以通过本领域已知的诸如CVD、PECVD等或它们的组合的任何合适的方法来形成衬垫层80。在一些实施例中，衬垫层80是共形的层。

[0041] 图10A和图10B示出了在相邻的半导体条60之间形成绝缘材料以形成隔离区82(步骤220)。绝缘材料可以是诸如氧化硅的氧化物、氮化物等或它们的组合，以及可以通过高密等离子体化学汽相沉积(HDP-CVD)、可流动CVD(FCVD)(例如，在远程等离子体系统中的基于CVD的材料沉积以及使材料转变成诸如氧化物的另一材料的后固化)等或他们的组合。可以使用通过任何可接受的工艺形成的其他绝缘材料。在示出的实施例中,绝缘材料是通过FCVD工艺形成的氧化硅。一旦形成绝缘材料可以实施退火工艺。进一步在图10A和图10B中，诸如CMP的平坦化工艺可以去除任何过量的绝缘材料和衬垫层80，以及平坦化工艺可以形成共平面的隔离区82的顶面和半导体条60的顶面(步骤220)。

[0042] 图11A和图11B示出了隔离区82和衬垫层80的凹进(步骤224)，使得形成浅沟槽隔离(STI)区。使隔离区82凹进使得半导体条60的半导体层66从相邻的隔离区82之间突出以及形成半导体鳍。在后文中半导体层66可以被称为半导体鳍66。如所示，隔离区82的顶面在SiGe层64和SiGe介电区72的顶面之上。在其他实施例中，隔离区82的顶面可以在SiGe层64和SiGe介电区72的顶面之下并且在SiGe层64和SiGe介电区72的底面之上，或隔离区82的顶面可以在SiGe层64和SiGe介电区72的底面之下。此外，隔离区82的顶面可以具有平坦的表面(如所示)、凸表面、凹表面(诸如凹陷的)或它们的组合。可以通过合适的蚀刻将隔离区82的顶面形成为平坦的、凸的和/或凹的。可以使用可接受的蚀刻工艺使隔离区82凹进，可接受的蚀刻工艺诸如对隔离区82的材料具有选择性的一个蚀刻工艺。例如，可以使用化学氧化物去除，化学氧化物去除使用 蚀刻或应用材料SICONI工具或稀释的dHF。在一些实施例中，可以在相同的蚀刻工艺中使隔离区82和衬垫层80凹进，以及在其他实施例中，可以在单独的蚀刻工艺中使隔离区82和衬垫层80凹进。

[0043] 图12A和图12B示出了半导体鳍66上方形成栅极结构(步骤226)。在半导体鳍66和隔离区82上形成介电层(未示出)。例如，介电层可以是氧化硅、氮化硅、它们的多层等，以及可以根据可接受的技术沉积或热生长介电层。在一些实施例中，介电层可以是高k介电材料，以及在这些实施例中，介电层可以具有大于约7.0的k值，以及介电层可以包括金属氧化物或Hf、Al、Zr、La、Mg、Ba、Ti、Pb的硅化物，它们的多层以及它们的组合。介电层的形成方法可以包括分子束沉积(MBD)、原子层沉积(ALD)、PECVD等或它们的组合。

[0044] 栅极层(未示出)形成在介电层上方，以及掩模层(未示出)形成在栅极层上方。栅极层可沉积在介电层上方以及然后诸如通过CMP平坦化栅极层。掩模层可以沉积在栅极层上方。例如，栅极层可以由多晶硅形成，尽管也可以使用其他材料。在一些实施例中，栅极层可以包括诸如TiN、TaN、TaC、Co、Ru、Al、它们的组合或它们的多层的含金属材料。例如，掩模层可以由氮化硅等形成。

[0045] 在形成层之后，可以使用可接受的光刻和蚀刻图案化掩模层以形成掩模90。然后掩模90的图案可以通过可接受的蚀刻技术转印至栅极层和介电层以形成栅极88和栅极电介质86。栅极88和栅极电介质86覆盖半导体鳍66的相应的沟道。栅极88的纵向也可以基本上垂直于相应的半导体鳍66的纵向。

[0046] 在形成栅极88和栅极电介质86之后，可以在栅极88和掩模90的暴露表面上形成栅极密封间隔件92。热氧化或沉积以及随后各向异性蚀刻可以形成栅极密封间隔件92。

[0047] 图13B1和图13B2分别示出了图12B中的第一区50A和第二区50B结构的部分的详细视图。图13B1示出了第一区50A中的在隔离区82的顶面82A之上延伸高度H1(如在垂直于衬底50的主要表面的平面中测量的)的半导体鳍66，其中半导体鳍具有如在平行于衬底50的主要表面的平面中测量的宽度W1。在一些实施例中，高度H1在从约20nm至约40nm的范围内以及宽度W1在从约9nm至约14nm的范围内。SiGe层64与半导体鳍66的底面分开距离D1(如在垂直于衬底50的主要表面的平面中测量的)。在一些实施例中，距离D1在从约3nm至约20nm的范围内。SiGe层64具有厚度T1，厚度T1如在垂直于衬底50的主要表面的平面中从SiGe层64的顶面至底面所测量的。在一些实施例中，厚度T1在从约20nm至约90nm的范围内。在一些实施例中，SiGe层64具有在从约30％至约80％的锗浓度。SiGe介电区72具有如在平行于衬底50的主要表面的平面中测量的宽度W2。在一些实施例中，宽度W2在从约3nm至约10nm的范围内。衬垫层80可以形成为具有如在平行于衬底50的主要表面的平面中测量的厚度T2。在一些实施例中，厚度T2在从约20埃至约
60埃的范围内。

[0048] 图13B2示出了第二区50B中的在隔离区82的顶面82A之上延伸高度H2(如在垂直于衬底50的主要表面的平面中测量的)的半导体鳍66，其中半导体鳍具有如在平行于衬底50的主要表面的平面中测量的宽度W2。在一些实施例中，高度H2在从约20nm至约40nm的范围内以及宽度W2在从约6nm至约10nm的范围内。在一些实施例中，分别在第一区50A和第二区50B中的半导体鳍66的宽度W1和宽度W2之间的差值在从约2nm至约4nm的范围内。SiGe层64与半导体鳍66的底面分开距离D2(如在垂直于衬底50的主要表面的平面中测量的)。在一些实施例中，距离D2在从约3nm至约20nm的范围内。SiGe介电区72具有如在平行于衬底50的主要表面的平面中测量的宽度W4。在一些实施例中，宽度W4在从约8nm至约16nm的范围内。衬垫层80可以形成为具有如在平行于衬底50的主要表面的平面中测量的厚度T3。在一些实施例中，厚度T3在从约20埃至约60埃的范围内。

[0049] 图14A、图14B和图14C示出了栅极结构的外面的半导体鳍66的去除(步骤228)以及源极/漏极区96的形成(步骤230)。在半导体鳍66的去除期间栅极结构可以用作掩模。在一些实施例中，在这个工艺期间不去除SiGe层64和SiGe介电区72。在其他实施例中，去除SiGe层64和SiGe介电区72的不位于栅极结构下面的部分。可以使用任何可接受的蚀刻工艺通过蚀刻实施半导体鳍66的去除，诸如RIE、NBE、四甲基氢氧化铵(TMAH)、氢氧化铵(NH4OH)、在硅和隔离区82的材料之间具有良好蚀刻选择性的能够蚀刻硅的湿蚀刻剂等或它们的组合。蚀刻可以是各向异性的。

[0050] 在去除半导体鳍66的部分之后，形成源极/漏极区96(步骤230)。通过从剩余的半导体鳍66外延地生长材料来形成源极/漏极区96，诸如通过金属有机CVD(MOCVD)、分子束外延(MBE)、液相外延(LPE)、汽相外延(VPE)、选择性外延地生长(SEG)等或它们的组合。如图14A和图14C所示，源极/漏极区96垂直和水平地生长以形成小平面(facets)。

[0051] 在生成的FinFET是n型FinFET的第一区50A中，源极/漏极区96包括碳化硅(SiC)、磷化硅(SiP)、磷掺杂的碳化硅(SiCP)等。在生成的FinFET是p型FinFET的第二区50B中，源极/漏极区96包括SiGe和诸如硼或铟的p型杂质。

[0052] 外延的源极/漏极区96可以注入有掺杂剂以形成源极/漏极区，随后退火。注入工艺可以包括形成和图案化诸如光刻胶的掩模以覆盖FinFET的被保护使其免受注入工艺19 -3 21 -3
的区域。源极/漏极区96可以具有在约10 cm 和10 cm 之间的掺杂浓度。在一些实施例中，在生长期间，可以原位掺杂外延的源极/漏极区96。

[0053] 可以实施FinFET器件的随后的处理，诸如一个或多个层间电介质的形成以及接触件的形成。这些工艺下面将参照图18A至图21讨论。

[0054] 图16B1和图16B2是根据另一示例性实施例的FinFET的制造中的中间阶段的截面图，以及图17是图16B1和图16B2示出的工艺的工艺流程。图16B1和图16B2详细的截面图类似于图13B1和图13B2，除了在该实施例中衬底50的第一区50A中的半导体条60(在图16B1中示出的部分)没有经受转变为电介质的工艺。也就是说，第一区50A中的SiGe层64是基本上不包含氧化物。在此将不重复与前面讨论的那些类似的有关这个实施例的细节。

[0055] 除了当暴露衬底的第一区50A时没有实施第二转变为电介质步骤(图15中的步骤214)之外，如结合图2至图6B以及步骤200至步骤212所讨论的，首先进行处理。例如，可以完全地跳过第二转变为电介质步骤，或可以在与步骤210中的第一转变为电介质步骤类似的时间来实施第二转变为电介质步骤。在步骤212中去除掩蔽之后，如结合图8A至图14C以及步骤216至步骤234所讨论的，进行处理。根据这个实施例，图16B1和图16B2分别示出了在第一区50A和第二区50B中的半导体条60的详细视图。

[0056] 图16B1和图16B2的尺寸和性能分别与结合图13B1和图13B2所讨论的那些尺寸和性能类似，除了图16B1和图16B2不具有SiGe介电区72，并且因此，那些尺寸和性能不存在于图16B1中。

[0057] 图18A至图18C、图19A至图19C、图20以及图21是根据另一示例性实施例的FinFET的制造中的中间阶段的截面图，以及图22是图18A至图18C、图19A至图19C、图20以及图21示出的工艺的工艺流程。图18A至图21示出的FinFET类似于图1中的FinFET30，除了多个FinFET。在图18A至图19C中，以符号“A”结尾的图是三维图；以符号“B”结尾的图示出截面图B-B；以及以符号“C”结尾的图示出截面图C-C。图21和图22示出了截面图C-C。

[0058] 这个实施例类似于以上在图2至图14C中描述的实施例，除了该实施例描述后栅极工艺(有时常被称为替换栅极工艺)而之前的实施例描述了先栅极工艺。与这个实施例相关的细节类似于用于先前实施例的细节，因此在此将不再重复。

[0059] 如结合图2至图14C以及步骤200至步骤230所讨论的，首先进行处理，除了栅极88是伪栅极以及栅极电介质86是伪栅极电介质(图22中的步骤240)之外。在图18A、图18B以及图18C中，在图14A、图14B以及图14C示出的结构上方沉积层间电介质(ILD)98(步骤232)。ILD 98由诸如磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、硼掺杂的磷硅酸盐玻璃(BPSG)、未掺杂的硅酸盐玻璃(USG)等的介电材料形成，并且可以通过诸如CVD、PECVD或FCVD的任何合适的方法来形成ILD 98。

[0060] 如在图18A、图18B以及图18C中进一步示出的，实施诸如CMP的平坦化工艺以使ILD 98的顶面与伪栅极88的顶面齐平。可以去除伪栅极88上的掩模90。因此，伪栅极88的顶面通过ILD 98暴露。

[0061] 如在图18A、图18B以及图18C中进一步示出的，在蚀刻工艺中去除伪栅极88、可选地栅极密封间隔件92以及去除伪栅极电介质86的直接位于伪栅极88上面的部分，使得形成凹槽100(步骤)。凹槽100暴露半导体鳍66的沟道区。沟道区设置在相邻的成对的外延的源极/漏极区96之间。在去除期间，当蚀刻伪栅极88时伪栅极电介质86可以用作蚀刻停止层。在去除伪栅极88之后，然后可以去除伪栅极电介质86和栅极密封间隔件92。

[0062] 在图19A、图19B以及图19C中，形成栅极电介质106以及栅电极108以用于替换栅极(步骤244)。栅极电介质106共形地沉积在凹槽100中，诸如沉积在半导体鳍66的顶面和侧壁上以及沉积在栅极密封间隔件92(如果存在)的侧壁上、沉积在ILD 98的侧壁上(如果不存在栅极密封间隔件92)以及沉积在ILD 98的顶面上。根据一些实施例，栅极电介质106可以由氧化硅、氮化硅或它们的多层形成。在其他实施例中，栅极电介质106可以由高k介电材料形成，以及在这些实施例中，栅极电介质106可以具有大于约7.0的k值。以及可以包括金属氧化物或Hf、Al、Zr、La、Mg、Ba、Ti、Pb的硅化物以及它们的组合。栅极电介质106的形成方法可以包括MBD、ALD、PECVD等或它们的组合。

[0063] 接下来，栅电极108在栅极电介质106上方沉积并且填充凹槽100的剩余部分。栅电极108可以由含金属的材料形成，含金属的材料诸如TiN、TaN、TaC、Co、Ru、Al、它们的组合或它们的多层。在栅电极108的填充之后，可以实施诸如CMP的平坦化工艺以去除过量部分的栅极电介质106和栅电极108的材料，其中该过量部分位于ILD 98的顶面上方。产生的栅电极108和栅极电介质106的材料的剩余部分因此形成制得的FinFET的替换栅极。

[0064] 在图20和图21中，穿过ILD 98形成接触件110(步骤234)。图20示出了其中将接触件110分开至源极/漏极区96的每个的实施例，以及图21示出了单个接触件110接触FinFET中的多个(如果不是全部)源极/漏极区96的实施例。用于接触件110的开口形成为穿过ILD 98。可以使用可接受的光刻和蚀刻技术来形成开口。诸如扩散阻挡层、粘附层等的衬垫以及导电材料可以形成在开口中。衬垫可以包括钛、氮化钛、钽、氮化钽等。导电材料可以是铜、铜合金、银、金、钨、铝、镍等。可以实施诸如CMP的平坦化工艺以从ILD
98的表面去除过量的材料。剩余的衬垫和导电材料在开口中形成接触件110。可以实施退火工艺以在形成源极/漏极区96和接触件110之间的界面处形成硅化物。接触件110可以物理连接以及电连接至源极/漏极区96。

[0065] 尽管没有明确地说明，但是本领域技术人员将容易理解，在图19A、图19B、图19C、图20以及图21中的结构上可以实施进一步的处理步骤。例如，可以在ILD 98上方形成各个金属间电介质(IMD)和它们相应的金属化。此外，至栅电极108的接触件可以形成为穿过上面的介电层。

[0066] 图23和图24是根据一些实施例的具有结构的各个方面的图1的截面图D-D。图23示出了沿着图19A至图19C中示出的结构的半导体鳍66的截面图。

[0067] 图24示出了根据一些实施例的衬底50的第三区50C和第四区50D。第三区50C可以是衬底50的接触件拾取区，以及具体地，在一些实施例中，第三区50C是n型或p型接触区。结构120、122、124和128分别对应于以上讨论的实施例中的结构62、64、66和110，以及结构120、122、124和128可以由类似的材料以及通过类似的工艺制成。接触区126可以掺杂有如适用于器件设计的n型杂质或p型杂质，以及可以以与源极/漏极区96类似的方式形成接触区126。在一些实施例中，接触区126可以掺杂有与层124相同类型的杂质(例如，n型或p型)。SiGe层122可以类似于以上讨论的SiGe层64。

[0068] 第四区50D可以是衬底50的无源器件区，以及具体地，在一些实施例中，第四区50D是二极管区。结构130、132、134和138分别对应于以上讨论的实施例中的结构62、64、
66和110，以及结构130、132、134和138可以由类似的材料以及通过类似的工艺制成。掺杂区136可以掺杂有如适用于器件设计的n型杂质或p型杂质，以及可以以与源极/漏极区96类似的方式形成掺杂区136。在一些实施例中，区136可以掺杂有与层124相反类型的杂质(例如，n型或p型)以形成二极管结构。SiGe层122可以类似于以上讨论的SiGe层64。

[0069] 实施例可以实现优势。例如，本发明是半导体器件及其形成方法以提供简单和具有成本效益的工艺流程以实现FinFET中的未掺杂的沟道以用于器件改进。此外，该简单和成本效益好的的工艺流程可以实现绝缘体方案上沟道(channel on insulator scheme)(有时被称为氧化物上沟道(channel on oxide))。具体地，诸如以下公开的实施例的实施例包括半导体层的用于器件的不同区的不同量的氧化以实现性能提高和改进。例如，在包括n型器件(诸如NMOS晶体管)的第一区中，外延的半导体层(例如，SiGe层)部分地被氧化或不被氧化以实现第一区中的拉伸应变增强，而在包括p型器件(诸如PMOS晶体管)的第二区中，外延的半导体层(例如，SiGe层)完全被氧化以避免第二区中的拉伸应变损失(penalty)。诸如接触拾取区域和/或无源器件区域的器件的进一步的其他区，外延的半导体层(例如，SiGe层)可以部分地被氧化或不被氧化以改进这些区中的性能。此外，公开的工艺，鳍的外延部分外延地生长为毯状层，该毯状层具有较少的缺陷，并且相比于外延地生长在沟槽/凹槽中的结构该毯状层通常是更高质量的半导体结构。

[0070] 实施例是一种方法，方法包括在衬底上形成第一鳍和第二鳍，第一鳍和第二鳍均包括位于衬底上的第一晶体半导体材料和位于第一晶体半导体材料之上的第二晶体半导体材料。将位于第二鳍中的第一晶体半导体材料转变为介电材料，其中在转变步骤之后，位于第一鳍中的第一晶体半导体材料的至少部分保留未转变的。在第一鳍和第二鳍上方形成栅极结构，以及在栅极结构的相对两侧上形成源极/漏极区。

[0071] 另一实施例是一种方法，方法包括在衬底上外延地生长第一晶体半导体材料，在第一晶体半导体材料之上外延地生长第二晶体半导体材料，以及图案化第一晶体半导体材料和第二晶体半导体材料以在衬底上形成第一鳍和第二鳍。方法还包括氧化位于第一鳍中的第一晶体半导体材料的至少部分以及氧化位于第二鳍中的第一晶体半导体材料的全部以形成第一氧化物材料，以及氧化位于第一鳍和第二鳍中的第二晶体半导体材料的至少部分以形成第二氧化物材料，其中在第一鳍和第二鳍的氧化之后，位于第一鳍中的第一晶体半导体材料的部分没有被氧化。方法还包括去除第二氧化物材料的至少部分，在衬底上形成隔离区，隔离区围绕第一鳍的和第二鳍的至少下部，在第一鳍、第二鳍以及隔离区上方形成栅极结构，以及在栅极结构的相对两侧上形成源极/漏极区。

[0072] 进一步的实施例是结构，结构包括位于衬底上的第一鳍和第二鳍。第一鳍包括第一外延部分以及直接位于第一外延部分下面的第二外延部分，第二外延部分具有与第一外延部分不同的材料组成。第二鳍包括第三外延部分以及直接位于第三外延部分下面的第一介电区。结构还包括隔离区以及栅极结构，隔离区位于衬底中以及在第一鳍和第二鳍的相对两侧上，至少第一鳍的第一外延部分和第二鳍的第三外延部分从隔离区之间突出，第一介电区具有与隔离区不同的材料组成，栅极结构沿着第一鳍和第二鳍的侧壁并且位于第一鳍和第二鳍的上表面上方，栅极结构将沟道区限定在第一外延部分和第三外延部分中。

[0073] 根据本发明的一个实施例，提供了一种方法，包括：在衬底上形成第一鳍和第二鳍，所述第一鳍和所述第二鳍均包括位于所述衬底上的第一晶体半导体材料和位于所述第一晶体半导体材料之上的第二晶体半导体材料；将位于所述第二鳍中的所述第一晶体半导体材料转变为介电材料，其中，在所述转变步骤之后，位于所述第一鳍中的所述第一晶体半导体材料的至少部分保留未被转变；在所述第一鳍和所述第二鳍上方形成栅极结构；以及在所述栅极结构的相对两侧上形成源极/漏极区。

[0074] 在上述的方法中，所述转变包括使用氧化工艺。

[0075] 在上述的方法中，位于所述第一鳍中的所述未转变的第一晶体半导体材料的剩余部分从所述衬底至位于所述第一鳍中的所述第二晶体半导体材料是连续的。

[0076] 在上述的方法中，所述转变步骤还包括：转变位于所述第一鳍中的所述第一晶体半导体材料的部分。

[0077] 在上述的方法中，所述转变步骤还包括：将位于所述第一鳍和所述第二鳍中的所述第二晶体半导体材料的外部转变成第二介电材料；以及去除所述第二介电材料。

[0078] 在上述的方法中，还包括：在所述转变步骤之前，在所述第一鳍上方形成掩模；以及在所述转变步骤之后，从所述第一鳍去除所述掩模。

[0079] 在上述的方法中，所述转变步骤还包括：将位于所述第二鳍中的所述第二晶体半导体材料的外部转变成第二介电材料；以及去除所述第二介电材料。

[0080] 在上述的方法中，所述第一鳍是n型FinFET的部分以及所述第二鳍是p型FinFET的部分。

[0081] 在上述的方法中，所述第一晶体半导体材料是硅锗，所述第二晶体半导体材料是硅，以及所述介电材料是氧化硅锗。

[0082] 在上述的方法中，所述的在所述栅极结构的相对两侧上形成源极/漏极区还包括：蚀刻位于所述栅极结构的外面的所述第二晶体半导体材料和所述第一晶体半导体材料；以及在所述衬底上外延地生长第三晶体半导体材料。

[0083] 根据本发明的另一实施例，还提供了一种方法，包括：在衬底上外延地生长第一晶体半导体材料；在所述第一晶体半导体材料之上外延地生长第二晶体半导体材料；图案化所述第一晶体半导体材料和所述第二晶体半导体材料以在所述衬底上形成第一鳍和第二鳍；氧化位于第一鳍中的所述第一晶体半导体材料的至少部分以及氧化位于所述第二鳍中的所述第一晶体半导体材料的全部以形成第一氧化物材料，以及氧化位于所述第一鳍和所述第二鳍中的所述第二晶体半导体材料的至少部分以形成第二氧化物材料，其中，在所述第一鳍和所述第二鳍的所述氧化之后，位于所述第一鳍中的所述第一晶体半导体材料的部分没有被氧化；去除所述第二氧化物材料的至少部分；在所述衬底上形成隔离区，以及所述隔离区围绕所述第一鳍的和所述第二鳍的至少下部；在所述第一鳍、所述第二鳍以及所述隔离区上方形成栅极结构；以及在所述栅极结构的相对两侧上形成源极/漏极区。

[0084] 在上述方法中，所述第一晶体半导体材料在所述衬底上外延地生长为第一毯状层，以及所述第二晶体半导体材料在所述第一毯状层上外延地生长为第二毯状层，蚀刻所述第一毯状层和所述第二毯状层以形成所述第一鳍和所述第二鳍。

[0085] 在上述方法中，所述第二氧化物材料位于所述第二晶体半导体材料的侧壁上。

[0086] 在上述方法中，所述第一晶体半导体材料是硅锗，所述第二晶体半导体材料是硅，以及所述第一晶体半导体材料中的所述氧化物材料是氧化硅锗。

[0087] 在上述方法中，还包括：在形成所述源极/漏极区之后，在所述源极/漏极区上方形成层间电介质；去除所述栅极结构以在所述层间电介质中形成凹槽；在所述层间电介质的所述凹槽中形成有源栅极结构；以及形成穿过所述层间电介质以连接所述源极/漏极区的接触件。

[0088] 在上述方法中，还包括：在所述的氧化位于所述第一鳍和所述第二鳍中的所述第一晶体半导体材料的所述至少部分之前：在所述第一鳍上方形成掩模；在所述第二鳍上实施第一氧化工艺以氧化所述第二鳍的部分；从所述第一鳍去除所述掩模，其中，在去除所述掩模之后，实施所述的氧化位于所述第一鳍和所述第二鳍中的所述第一晶体半导体材料的所述至少部分。

[0089] 在上述方法中，在去除所述第二氧化物材料和所述第二鳍的所述被氧化的部分之后，所述第一鳍具有如在第一平面中测量的第一宽度，以及所述第二鳍具有如在所述第一平面中测量的第二宽度，所述第二宽度小于所述第一宽度，所述第一平面平行于所述衬底的主要表面。

[0090] 根据本发明的又另个实施例，还提供了一种结构，包括：位于衬底上的第一鳍，所述第一鳍包括：第一外延部分；和直接位于所述第一外延部分下面的第二外延部分，所述第二外延部分具有与所述第一外延部分不同的材料组成；位于所述衬底上的第二鳍，所述第二鳍包括：第三外延部分；和直接位于所述第三外延部分下面的第一介电区；以及隔离区，位于所述衬底中以及位于所述第一鳍和所述第二鳍的相对两侧上，至少所述第一鳍的所述第一外延部分和所述第二鳍的所述第三外延部分从所述隔离区之间突出，所述第一介电区具有与所述隔离区不同的材料组成；栅极结构，沿着所述第一鳍和所述第二鳍的侧壁并且位于所述第一鳍和所述第二鳍的上表面上方，所述栅极结构将沟道区限定在所述第一外延部分和所述第三外延部分中。

[0091] 在上述结构中，还包括：第二介电区，直接位于所述第一外延部分下面并且插入在所述第二外延部分和所述隔离区之间。

[0092] 在上述结构中，所述第一外延部分和所述第三外延部分是硅，所述第二外延部分是硅锗，以及所述第一介电区是氧化硅锗。

[0093] 上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的各方面。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与在此所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，在此他们可以做出多种变化、替换以及改变。