一种可作为GPIO的高压烧录IO电路

摘要

本发明公开了一种可作为GPIO的高压烧录IO电路，包括输入模块、输出模块、PAD_CONTROL模块和VPP_DETECT模块，所述输入模块分别连接PAD_CONTROL模块、VPP_DETECT模块和输出模块，所述输出模块还连接PAD_CONTROL模块。本发明解决了采用低压MOS管实现高压烧录I/O不能同时作为输入输出I/O口的问题，避免了烧录时I/O口出现的击穿与穿通问题，兼容数字与模拟的输入、输出功能，输出提供推挽式输出，并且无静态电流，提高了I/O的复用率，极大的节省了IC制造成本，提高了产品的市场竞争力。

权利要求

1.一种可作为GPIO的高压烧录IO电路，包括输入模块、输出模块、PAD_CONTROL模块和VPP_DETECT模块，其特征在于，所述输入模块分别连接PAD_CONTROL模块、VPP_DETECT模块和输出模块，所述输出模块还连接PAD_CONTROL模块，输入模块由弱上/下拉模块、控制开关SW1的level shift2模块、控制开关SW2与开关SW3的level shift3模块和施密特触发器组成，输出模块包括输出驱动与控制输出驱动的level shift1组成；输入模块包括弱上/下拉、控制开关SW1的level shift 2模块、控制开关SW2与开关SW3的level shift 3模块和施密特触发器组成，通过PAD_CONTROL模块选择此I/O电路是输入电路还是输出电路，当作为输出电路时，通过PAD_CONTROL模块与level shift 1模块将输出信号DOUT输出至PAD；当作为输入电路时，通过PAD_CONTROL模块与VPP_DETECT模块决定是高压烧录电压输入还是普通电压电平输入，当普通电压电平输入时，根据应用需要，弱上/下拉打开或者关闭，SW1闭合，SW2断开，SW3闭合，输入信号通过施密特电平识别，将输入信号传送至IC内部模块。

2.根据权利要求1所述的一种可作为GPIO的高压烧录IO电路，其特征在于，所述输出模块由输出驱动与控制输出驱动的level shift1模块组成。

说明书

一种可作为GPIO的高压烧录IO电路

技术领域

[0001] 本发明涉及一种IO电路，具体是一种可作为GPIO的高压烧录IO电路。

背景技术

[0002] 随着IC的集成度越来越高，I/O功能不断增多，I/O口数量也变的越来越紧张。I/O电路面积在整个IC的面积中占有很大一部分，如何减小I/O数量，提高I/O的利用率成为一个重要的课题。IC中I/O口通常需要复用，包括数字与模拟的输入、输出功能。由于OTP/MTP烧录PIN涉及高压击穿与穿通问题，通常与其他GPIO不复用。而为了防止高压烧录过程中的击穿问题，现有的I/O电路通常会采取两种做法：1、采用高压管来实现烧录I/O口的输入或者输出功能。此方法需要用到高压MOS管，必须增加至少一层MASK；2、阉割I/O功能，I/O口只能做输入或者输出功能，或者I/O口做输出时，只能提供开漏输出，不能提供推挽式输出。

发明内容

[0003] 本发明的目的在于提供一种可作为GPIO的高压烧录IO电路，以解决上述背景技术中提出的问题。

[0004] 为实现上述目的，本发明提供如下技术方案：

[0005] 一种可作为GPIO的高压烧录IO电路，包括输入模块、输出模块、PAD_CONTROL模块和VPP_DETECT模块，所述输入模块分别连接PAD_CONTROL模块、VPP_DETECT模块和输出模块，所述输出模块还连接PAD_CONTROL模块，输入模块由弱上/下拉模块、控制开关SW1的level shift2模块、控制开关SW2与开关SW3的level shift3模块和施密特触发器组成，输出模块包括输出驱动与控制输出驱动的level shift1组成；输入模块包括弱上/下拉、控制开关SW1的level shift 2模块、控制开关SW2与开关SW3的level shift 3模块和施密特触发器组成，通过PAD_CONTROL模块选择此I/O电路是输入电路还是输出电路，当作为输出电路时，通过PAD_CONTROL模块与level shift 1模块将输出信号DOUT输出至PAD；当作为输入电路时，通过PAD_CONTROL模块与VPP_DETECT模块决定是高压烧录电压输入还是普通电压电平输入，当普通电压电平输入时，根据应用需要，弱上/下拉打开或者关闭，SW1闭合，SW2断开，SW3闭合，输入信号通过施密特电平识别，将输入信号传送至IC内部模块。

[0006] 作为本发明的优选方案：所述输出模块由输出驱动与控制输出驱动的level shift1模块组成。

[0007] 作为本发明的优选方案：所述输入模块由弱上/下拉模块、控制开关SW1的level shift2模块、控制开关SW2与开关SW3的level shift3模块和施密特触发器组成。

[0008] 与现有技术相比，本发明的有益效果是：本发明解决了采用低压MOS管实现高压烧录I/O不能同时作为输入输出I/O口的问题，避免了烧录时I/O口出现的击穿与穿通问题，兼容数字与模拟的输入、输出功能，输出提供推挽式输出，并且无静态电流，提高了I/O的复用率，极大的节省了IC制造成本，提高了产品的市场竞争力。

附图说明

[0009] 图1为本发明的整体结构框图；

[0010] 图2为本发明的整体电路图；

[0011] 图3为PAD_CONTROL模块的电路图；

[0012] 图4为施密特触发器电路图；

[0013] 图5为VPP_DETECT模块的电路图。

具体实施方式

[0014] 下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

[0015] 请参阅图1-5，一种可作为GPIO的高压烧录IO电路，包括输入模块、输出模块、PAD_CONTROL模块和VPP_DETECT模块，所述输入模块分别连接PAD_CONTROL模块、VPP_DETECT模块和输出模块，所述输出模块还连接PAD_CONTROL模块。

[0016] 输出模块由输出驱动与控制输出驱动的level shift1模块组成。

[0017] 输入模块由弱上/下拉模块、控制开关SW1的level shift2模块、控制开关SW2与开关SW3的level shift3模块和施密特触发器组成。

[0018] 本发明的工作原理是：整个电路框图如图1所示，主要由输入/输出模块、PAD_CONTROL模块、VPP_DETECT模块构成，输出模块包括输出驱动与控制输出驱动的level shift1组成；输入模块包括弱上/下拉、控制开关SW1的level shift 2模块、控制开关SW2与开关SW3的level shift 3模块和施密特触发器组成。

[0019] 通过PAD_CONTROL模块选择此I/O电路是输入电路还是输出电路，当作为输出电路时，通过PAD_CONTROL模块与level shift 1模块将输出信号DOUT输出至PAD；当作为输入电路时，通过PAD_CONTROL模块与VPP_DETECT模块决定是高压烧录电压输入还是普通电压电平输入。当普通电压电平输入时，根据应用需要，弱上/下拉打开或者关闭，SW1闭合，SW2断开，SW3闭合，输入信号通过施密特电平识别，将输入信号传送至IC内部模块。如果输入电压是用来烧录OTP或者MTP的高压电压，则VPP_DETECT模块检测PAD电压，当PAD电压超过设定的一定电压值后，模块VPP_DETECT模块会产生一个信号，控制level shift 2将SW1一直关闭，同时和内部控制信号一起决定SW2与SW3开启抑或关闭。当SW2闭合，SW3关断时，对OTP/MTP进行写操作，开始烧录过程；当SW3闭合，SW2关断时，对OTP/MTP进行读操作，由于对OTP/MTP进行读操作时，通常要求VPP电压需要连接电源，并具有一定的驱动能力，故对OTP/MTP进行读操作时，SW3必须闭合。

[0020] 通过开关切换，保证了输入模块与输出模块不会同时工作，在对OTP/MTP进行写操作时，通过level shift，有效防止了MOS管的击穿与穿通问题。

[0021] 具体电路如图2所示，输出模块由PMOS管P1管与NMOS管N1管组成，当实现输出功能时，如果OUTPA和OUTN电压都为高电平时，输出低电平；如果OUTPA和OUTN电压都为低电平时，输出低电平。通常P1管与N1管尺寸W/L比较大，以提供比较大的驱动。PMOS管P1管的衬底接VPSUB端，VPSUB端电压由PMOS管P2管与电阻R1产生，当实现烧录功能时，VPSUB端电压跟随PAD端电压，否则，VPSUB端电压等于电源电压。因此，无论在哪种模式下，VPSUB端电压即P1管的衬低电位都为最高电位，例如，在实现烧录功能时，VPSUB端电压等于PAD端的高压电压，在实现普通输入或者输出功能时，VPSUB端电压等于电源电压，保证了P1管衬底不会有漏电。

[0022] 输出模块的控制信号OUTPA和OUTN由level shift 1产生，当实现烧录功能时，为了保证P1管完全关断，故OUTPA的电压必须等于PAD端的高压电压，通过level shift 1将输出信号OUTP的电平转化为高压电压。此时P1管的GATE电压、SUB电压和DRAIN端都为高压电压，SOURCE端电压为电源电压，所以P1管完全关断。

[0023] Level shift 1由INV1、INV2、PMOS管P4管和NMOS管N4管组成。当进入烧录模式时，OUTP为高电平时，OUTPB为低电平，INV1输出为高电平，为了防止INV1中的NMOS管DRAIN-SOURCE穿通，引入NMOS管N4管，此时OUTPA为烧录高压高电平，N4管的DRAIN-SOURCE电压为VPP-VDD，有效的防止了NMOS管的DRAIN-SOURCE穿通；当OUTP为低电平时，OUTPB为高电平，INV1输出为低电平，由于N4的GATE端接电源电压，故OUTPA为低电平；

[0024] 弱上/下拉模块由PMOS管P3管、NMOS管N3管、上拉电阻R2与上拉电阻R3组成。当实现普通输入功能时，开启弱上拉，即PUEN为低，PDEN为低，即可实现初始输入为高电平；开启弱下拉，即PUEN为高，PDEN为高，即可实现初始输入为低电平。实际输入为高电平还是低电平由PAD输入电压决定。

[0025] 开关SW1由NMOS管N6管、PMOS管P6管与P7管组成，SW1在非烧录模式时闭合，PAD电压直接传递至施密特触发器，为了保证零至VDD的电压都能传递至施密特触发器，故SW1采用CMOS传输门作为开关；在烧录模式中，开关SW1通过level shift 2断开，同时PAD_S端电压被P7管上拉至电源电压，因为如果没有上拉，则PAD_S电平为floating状态，将导致施密特触发器有静态电流。由于烧录模式中，PAD电压为高压烧录电压VPP，为了保证SW1完全关断，即P6管关断并且没有衬底漏电，P6管SUB端接VPSUB，在烧录模式中，VPSUB电压等于烧录电压VPP，通过level shift 2，P6管的GATE电压VPP_INA电压也等于烧录电压VPP，所以P6管完全被关断。并且，P6管与P7管的DRAIN-SOURCE电压为VPP-VDD，保证了P6管与P7管不会发生DRAIN-SOURCE穿通。

[0026] Level shift 2结构与level shift 1结构类似。

[0027] 开关SW2与SW3及level shift 3工作原理：

[0028] 在对OTP/MTP进行写操作时，即烧录模式下，level shift 3中，如果VPP_IN与VPP_SW都为高电平，V1为低电平，V2为高电平，N12～15管的作用同level shift 1中N4管，V3为低电平，V4为高压高电平，VPP_SWA为高压高电平，VPP_SWB为低电平。SW2开启，SW3断开，同理为了完全断开SW3，即P13管SUB端电压与GATE端电压皆为高压高电平，VPP_SWB为低电平。如果VPP_IN为高电平，VPP_SW为低电平时，即准备进入烧录模式，PAD上高压已加入，但是烧录信号VPP_SW无效时，V1为高电平，V2为低电平，V3为高压高电平，V4为低电平，VPP_SWA为低电平，VPP_SWB为高压高电平。SW2断开，SW3开启，同理为了完全断开SW2，即P12管SUB端电压与GATE端电压皆为高压高电平。

[0029] 在对OTP/MTP进行读操作时，即非烧录模式下，原理类似，VPP_IN为低电平，V1为高电平，V2为低电平，V3为高电平，V4为低电平，VPP_SWA为低电平，VPP_SWB为高电平。SW2断开，SW3开启。PAD_MTP电压连接至电源电压。

[0030] PAD_CONTROL工作原理：

[0031] 具体电路如图3所示，DIR信号为输入/输出选择信号，DIR为高电平，电路为输出功能，DIR为低电平，电路为输入功能。DOUT信号为输出信号，当选择为输出功能时，将DOUT信号通过OUTP与OUTN输出至PAD。ODEN为开漏输出/推挽输出选择信号，当ODEN为低电平时，选择推挽输出，为高电平时，选择开漏输出。PULLL与PULLH分别为弱下拉/上拉控制信号，当PULLL为高并且选择为输入时，弱下拉打开，当PULLL为低并且选择为输入时，弱下拉关闭；当PULLH为高并且选择为输入时，弱上拉打开，当PULLH为低并且选择为输入时，弱上拉关闭；

[0032] 如图4所示为施密特触发器电路图。主要由NMOS管N1～N4，PMOS管P1～P5、INV1及NOR1组成。当输入为低时，V3电压为高，V1电压也为高，随着输入电压上升，V1电压开始下降，N3开始导通，当输入电压上升至N1电流大于流过N2加N3的电流后，N1进入线性区，V3点电压下降至低电平。故输入翻转电压大于没有N3与P4时的翻转电压。同时输入由高变低时的输入翻转电压比没有P3与N4时的翻转电压，实现施密特触发功能。

[0033] VPP_DETECT工作原理：

[0034] 具体电路如图5所示，当VPP电压较低的时候，VDD较高，P1管子不能导通，VA电压为低，VD为高；VDD＝5.0V，当VPP电压大于7.15V，P1管子导通，VA电压为高，VD为低。VPP电压最大值为8.5V，此时P0管Vgs＝VF-VE＝8.5-7.67＝0.83V，P1管Vgs＝VE-VDD＝7.67-4.5＝3.17V，N3管Vgs＝VA-VSS＝7.6V<8V，N4管Vds＝VA-V1＝7.6-1.72＝5.88V，由于VPP电压只是瞬时的，烧录时，VPP电压持续最大为8.5V，持续时间约为百ms，故并不会导致MOS管发生gate oxide breakdown。P0管，可以改善由于体效应产生的压降变大，且其sub端接drain端，不接source端，在VPP＝0的时候不会漏电。但正常工作source端对sub端会漏电，一部分流到drain端，一部分流到gnd，不过电流较小，可以接受。在非烧录模式时，由于VE端floating，故用N2管将VE上拉。