具有嵌入式双倍时钟控制部件的集成电路

摘要

本申请公开了具有嵌入式双倍时钟控制部件的集成电路。本申请提供一种包括不同类型的嵌入式功能块诸如可编程逻辑块、存储器块和数字信号处理(DSP)块的集成电路。集成电路上的功能块的至少第一部分可以使用核心时钟信号以正常数据速率操作，而所述集成电路上的功能块的第二部分可以用是正常数据速率的两倍的2x数据速率来操作。为了支持这种类型的架构，所述集成电路可以包括时钟生成电路、数据集中电路和数据扩展电路，所述时钟生成电路能够提供具有在所述核心时钟信号的上升沿和下降沿处的时钟脉冲的两倍泵送的时钟信号，所述数据集中电路在2x功能块的输入处，并且所述数据扩展电路在2x功能块的输出处。

权利要求

1.一种集成电路，其包括：

第一功能块，所述第一功能块以第一数据速率操作；

第二功能块，所述第二功能块以大于所述第一数据速率的第二数据速率操作；

数据速率集中电路，所述数据速率集中电路以所述第一数据速率接收来自所述第一功能块的存储的数据，并且以所述第二数据速率将所述存储的数据输出到所述第二功能块；

以及

数据速率扩展电路，所述数据速率扩展电路接收由所述第二功能块以所述第二数据速率生成的处理的数据，并且以所述第一数据速率输出所述处理的数据，其中所述第二功能块包括数字信号处理块即DSP块，并且其中所述数据速率扩展电路包括：第一寄存器，所述第一寄存器接收来自所述DSP块的所述处理的数据，并且所述第一寄存器由以所述第一数据速率触发的第一时钟脉冲信号来控制；以及第二寄存器，所述第二寄存器接收来自所述DSP块的所述处理的数据，并且所述第二寄存器由第二时钟脉冲信号控制，所述第二时钟脉冲信号不同于所述第一时钟脉冲信号并且也以所述第一数据速率触发，其中所述第二时钟脉冲信号独立于所述第一时钟脉冲信号被提供。

2.根据权利要求1所述的集成电路，其中所述第二数据速率是所述第一数据速率的两倍。

3.根据权利要求1所述的集成电路，其中所述第一功能块在所述集成电路上物理地紧邻所述第二功能块。

4.根据权利要求1所述的集成电路，其中所述第一功能块包括存储器块。

5.根据权利要求1所述的集成电路，其中所述数据速率集中电路包括：寄存器，所述寄存器接收来自存储器阵列的第一组数据和第二组数据，所述第二组数据不同于所述第一组数据；以及多路复用器，所述多路复用器具有接收来自所述寄存器的所述第一组数据的第一输入和接收来自所述寄存器的所述第二组数据的第二输入。

6.根据权利要求5所述的集成电路，其中所述数据速率集中电路还包括：附加的寄存器，所述附加的寄存器仅接收来自所述存储器阵列的所述第二组数据，并且所述附加的寄存器被耦合到所述多路复用器的所述第二输入。

7.根据权利要求6所述的集成电路，其中所述寄存器由以所述第一数据速率触发的所述第一时钟脉冲信号控制，并且其中所述附加的寄存器由所述第二时钟脉冲信号控制，所述第二时钟脉冲信号不同于所述第一时钟脉冲信号并且也以所述第一数据速率触发。

8.根据权利要求1所述的集成电路，还包括：

可编程逻辑电路，所述可编程逻辑电路接收来自所述数据速率扩展电路的以所述第一数据速率的所述处理的数据。

9.根据权利要求1所述的集成电路，其中所述数据速率扩展电路还包括：多路复用器，所述多路复用器插入在所述第一寄存器和所述第二寄存器之间；以及第三寄存器，所述第三寄存器接收来自所述DSP块的所述处理的数据，并且由所述第二时钟脉冲信号控制。

10.根据权利要求1所述的集成电路，其中所述数据速率扩展电路还包括：第三寄存器，所述第三寄存器与所述第一寄存器串联耦合，其中所述第三寄存器由所述第一时钟脉冲信号和所述第二时钟脉冲信号的选择的一个来控制。

11.根据权利要求1所述的集成电路，其中所述数据速率扩展电路还包括：第三寄存器，所述第三寄存器与所述第一寄存器串联耦合；以及

第四寄存器，所述第四寄存器与所述第二寄存器串联耦合，其中所述第三寄存器和第四寄存器由所述第一时钟脉冲信号和所述第二时钟脉冲信号的选择的一个来控制。

12.一种集成电路，其包括：

第一嵌入式功能块，所述第一嵌入式功能块以第一时钟频率操作；

第二嵌入式功能块，所述第二嵌入式功能块以第二时钟频率操作，所述第二时钟频率是所述第一时钟频率的倍数；

时钟生成电路，所述时钟生成电路接收以所述第一时钟频率的核心时钟信号，并且生成以所述第二时钟频率的对应的输出时钟信号，其中所述输出时钟信号促进所述第一嵌入式功能块和所述第二嵌入式功能块之间的通信；以及数据速率扩展电路，所述数据速率扩展电路接收由所述第二嵌入式功能块以所述第二时钟频率生成的处理的数据，并且以所述第一时钟频率输出所述处理的数据，其中所述第二嵌入式功能块包括数字信号处理块即DSP块，并且其中所述数据速率扩展电路包括：第一寄存器，所述第一寄存器接收来自所述DSP块的所述处理的数据，并且所述第一寄存器由以所述第一时钟频率触发的第一时钟脉冲信号来控制；以及第二寄存器，所述第二寄存器接收来自所述DSP块的所述处理的数据，并且所述第二寄存器由第二时钟脉冲信号控制，所述第二时钟脉冲信号不同于所述第一时钟脉冲信号并且也以所述第一时钟速率触发，其中所述第二时钟脉冲信号独立于所述第一时钟脉冲信号被生成。

13.根据权利要求12所述的集成电路，其中所述时钟生成电路包括：第一脉冲发生器，所述第一脉冲发生器在所述核心时钟信号的上升沿处生成所述第一时钟脉冲信号；以及第二脉冲发生器，所述第二脉冲发生器在所述核心时钟信号的下降沿处生成所述第二时钟脉冲信号。

14.根据权利要求13所述的集成电路，其中所述时钟生成电路还包括：多路复用器，所述多路复用器接收来自所述第一脉冲发生器和所述第二脉冲发生器的所述第一时钟脉冲信号和所述第二时钟脉冲信号，并且接收来自附加脉冲发生器的第三时钟信号和第四时钟信号。

15.根据权利要求14所述的集成电路，其中所述多路复用器包括二-热选择多路复用器。

16.根据权利要求15所述的集成电路，其中所述二-热选择多路复用器包括逻辑或门。

17.一种集成电路，其包括：

可编程逻辑块，所述可编程逻辑块以第一时钟频率操作；

数字信号处理器块即DSP块，所述DSP块以第二时钟频率操作，其中所述第一时钟频率是所述第二时钟频率的倍数，其中所述DSP块被配置为具有由控制信号激活的输出寄存器的乘法累加器电路，所述控制信号以小于所述第二时钟频率的频率被使能；以及数据速率扩展电路，所述数据速率扩展电路接收由所述DSP块以所述第二时钟频率生成的处理的数据，并且以所述第一时钟频率输出所述处理的数据，其中所述数据速率扩展电路包括：第一寄存器，所述第一寄存器接收来自所述DSP块的所述处理的数据，并且所述第一寄存器由以所述第一时钟频率触发的第一时钟脉冲信号来控制；以及第二寄存器，所述第二寄存器接收来自所述DSP块的所述处理的数据，并且所述第二寄存器由第二时钟脉冲信号控制，所述第二时钟脉冲信号不同于所述第一时钟脉冲信号并且也以所述第一时钟速率触发，其中所述第二时钟脉冲信号独立于所述第一时钟脉冲信号。

说明书

具有嵌入式双倍时钟控制部件的集成电路

[0001] 本申请要求2015年6月3日提交的美国专利申请No.14/729,389的优先权，因此该美国专利通过引用以其整体并入本文。

技术领域

[0002] 本发明涉及可编程集成电路，并且更具体地涉及具有双倍时钟控制的嵌入式块的可编程集成电路。

背景技术

[0003] 可编程集成电路诸如可编程逻辑设备(PLD)通常包括可编程逻辑块、随机存取存储器(RAM)块和数字信号处理(DSP)块。可编程逻辑块包含加载有配置数据的可编程存储器元件，所述可编程存储器元件配置可编程逻辑块用于实施定制用户功能。

[0004] 通常，可编程逻辑设备上的不同类型的块使用相同的时钟频率操作(即，以相同的速率对可编程逻辑块、RAM块和DSP块进行时钟控制)。为了提高可编程逻辑设备的整体性能，已经开发出涉及双倍数据速率DSP块的使用的技术。例如，设备上的DSP块可以以500MHz被操作，而相关联的可编程软逻辑仅以250MHz被操作。然而，这样的方案需要重新设计DSP块以相对于系统中其他部分以两倍的频率来操作，这可能是昂贵的并且实施具有挑战性。此外，在500MHz DSP块和250MHz软逻辑之间的路由连接通常是复杂的，并且引入巨大的路由压力，这可以潜在地减少由较快的DSP块提供的任何性能增益。

[0005] 本文的实施例在这种背景下出现。

发明内容

[0006] 本发明提供一种集成电路，所述集成电路包括嵌入式功能块，诸如可编程逻辑块、存储器块(例如，随机存取存储器块)以及数字信号处理(DSP)块，上述中的至少一部分以不同的数据速率操作。根据一个实施例，集成电路可以包括以第一数据速率操作的存储器阵列；以第二数据速率操作的DSP块，所述第二数据速率大于所述第一数据速率(例如，其中所述第二数据速率等于所述第一数据速率的两倍)；以及数据速率集中电路，所述数据速率集中电路以所述第一数据速率接收来自所述存储器阵列的存储的数据，并且以所述第二数据速率将所述存储的数据输出到所述DSP块。

[0007] 所述数据速率集中电路可以包括寄存器，所述寄存器用于接收来自所述存储器阵列的第一组数据和第二组数据；多路复用器，所述多路复用器具有接收来自所述寄存器的所述第一组数据的第一输入和接收来自所述寄存器的所述第二组数据的第二输入；以及附加的寄存器，所述附加的寄存器仅接收来自所述存储器阵列的所述第二组数据，并且所述附加的寄存器被耦合到所述多路复用器的所述第二输入。所述寄存器可以由以所述第一数据速率触发(toggling)的第一时钟脉冲信号来控制，而所述附加的寄存器可以由第二时钟脉冲信号来控制，所述第二时钟脉冲信号不同于所述第一时钟脉冲信号并且也以所述第一数据速率触发(例如，所述第一时钟脉冲信号和所述第二时钟脉冲信号可以彼此异相)。

[0008] 所述集成电路还可以包括数据速率扩展(spreading)电路，所述数据速率扩展电路以所述第二数据速率接收来自所述DSP块的处理的数据，并且以所述第一数据速率输出所述处理的数据。所述数据速率扩展电路可以：包括第一寄存器，所述第一寄存器接收来自所述DSP块的所述处理的数据，并且所述第一寄存器由以第一数据速率触发的所述第一时钟脉冲信号来控制；以及第二寄存器，所述第二寄存器接收来自所述DSP块的所述处理的数据，并且所述第二寄存器由也以所述第一数据速率触发的第二时钟脉冲信号来控制。如果需要，可以包括其他寄存器用于重新调准(realign)从所述第一寄存器和所述第二寄存器输出的信号。这仅是说明性的。在其他合适的实施例中，所述数据集中电路和所述数据扩展电路可以形成于集成电路上的任何两个嵌入式功能块之间的接口处。

[0009] 根据另一个实施例，可以使用时钟生成电路生成所述第一时钟脉冲信号和所述第二时钟脉冲信号，所述时钟生成电路接收以所述第一数据速率的核心时钟信号，并且生成以所述第二数据速率的对应的第一时钟脉冲信号和第二时钟脉冲信号，用于促进集成电路上不同类型的嵌入式功能块之间的通信。在一个合适的布置中，所述第二数据速率可以是所述第一数据速率的整数倍。在另一个合适的布置中，所述第一数据速率可以是所述第二数据速率的整数倍。

[0010] 所述时钟生成电路可以包括第一脉冲发生器，所述第一脉冲发生器在所述核心时钟信号的上升沿处生成第一时钟脉冲；以及第二脉冲发生器，所述第二脉冲发生器在所述核心时钟信号的下降沿处生成第二时钟脉冲；以及多路复用器，所述多路复用器接收来自所述第一脉冲发生器和所述第二脉冲发生器的所述第一时钟脉冲和所述第二时钟脉冲。所述多路复用器可以是包括逻辑或门(作为示例)的二-热选择多路复用器。

[0011] 根据另一个合适的实施例，DSP块可以被配置为具有由控制信号激活的输出寄存器的乘法累加器(multiplier accumulator)电路，所述控制信号以小于所述第二(较高)数据速率的频率被使能。所述乘法累加器电路可以包括乘法器；第一寄存器；以及第一加法器，所述第一加法器接收来自所述乘法器和来自所述第一寄存器的信号，并且所述第一加法器将对应的信号输出到所述第一寄存器。

[0012] 所述乘法累加器电路还可以包括：第二寄存器；第二加法器，所述第二加法器接收来自所述乘法器和来自所述第二寄存器的信号，并且将对应的信号输出到所述第二寄存器；第一多路复用器，所述第一多路复用器耦合在所述第一加法器和所述第一寄存器之间；第二多路复用器，所述第二多路复用器耦合在所述第二加法器和所述第二寄存器之间；以及第三多路复用器，所述第三多路复用器具有耦合到所述第一寄存器的第一输入和耦合到所述第二寄存器的第二输入。所述第一加法器可以是定点加法器电路，而所述第二加法器可以是浮点加法器电路。

[0013] 从附图和以下详细描述，本发明的进一步的特征、其本质和各种优势将更明显。

附图说明

[0014] 图1是根据实施例的说明性可编程集成电路的示图。

[0015] 图2是根据实施例的具有被耦合到时钟选择多路复用器的输出的时钟脉冲发生器的说明性时钟生成电路的电路图。

[0016] 图3是根据实施例图示说明使用图2的时钟生成电路可以产生的控制信号的时序图。

[0017] 图4是根据实施例的具有耦合到时钟脉冲发生器的输出的时钟选择多路复用器的说明性时钟生成电路的电路图。

[0018] 图5是根据实施例的说明性时钟选择多路复用器的电路图。

[0019] 图6是根据实施例图示说明使用图4所示的类型的时钟生成电路可以产生的控制信号的时序图。

[0020] 图7是根据实施例图示说明在存储器块的输出处的“数据集中”的概念和在数字信号处理(DSP)块的输出处的“数据扩展”的概念的示图。

[0021] 图8是根据实施例示出存储器输出数据速率加倍电路的示图。

[0022] 图9是根据实施例的说明性双倍时钟模式选择电路的示图。

[0023] 图10是根据实施例示出图示说明图9的双倍时钟模式选择电路的操作的相关波形的时序图。

[0024] 图11A、图11B、图11C、图11D是根据一个或更多个实施例的说明性DSP输出数据速率扩展电路的示图。

[0025] 图12A和图12B根据一个或更多个实施例的说明性累加器输出数据速率减少电路的示图。

具体实施方式

[0026] 本实施例涉及使用双倍时钟技术提高同步逻辑电路中的电路性能。逻辑电路可以是任何合适的集成电路的一部分。例如，根据本发明的至少一些实施例的逻辑电路和相关联的双倍时钟控制的嵌入式功能块可以在可编程逻辑设备集成电路上来实施。如果需要，本文的实施例可以在通常不被称为可编程逻辑设备的可编程集成电路上来实施，诸如包含可编程逻辑的微处理器、包含可编程逻辑的数字信号处理器、包含可编程逻辑的区域的定制集成电路，或者包含可编程逻辑的其他可编程集成电路。本发明通常将在集成电路(诸如可编程逻辑设备集成电路作为示例)的上下文中被描述。

[0027] 由本领域中的技术人员将认识到，本示例性实施例可以在没有这些具体细节中的一些或全部的情况下被实践。在其他情况下，为了避免不必要地模糊本实施例，没有详细描述众所周知的操作。

[0028] 图1中示出说明性集成电路诸如可编程逻辑设备(PLD)100。如图1所示，例如，PLD 100可以包括二维阵列的功能块，所述二维阵列的功能块包括逻辑阵列块(LAB)110和其他相关联的功能块，诸如随机存取存储器(RAM)块130和数字信号处理(DSP)块120。功能块诸如LAB 110可以包括接收输入信号并对输入信号执行定制功能以产生对应的输出信号的较小的可编程区域(例如，逻辑元件、可配置的逻辑块或自适应逻辑模块)。

[0029] 可编程设备100可以包含可编程存储器元件。存储器元件可以使用输入/输出元件(IOE)102加载有可配置数据(也称为可编程数据)。一旦加载，每个存储器元件提供控制相关联的功能块(例如，LAB 110、DSP 120、RAM130或输入/输出元件102)的操作的对应的静态控制信号。

[0030] 在典型的情形中，加载的存储器元件的输出被施加到功能块中的金属氧化物半导体晶体管的栅极以导通或断开某些晶体管，并且从而配置包括路由路径的功能块中的逻辑。可以以该方式控制的可编程逻辑电路元件包括多路复用器(例如，用于形成互连电路中的路由路径的多路复用器)、查找表、逻辑阵列、与、或、与非以及或非逻辑门、导通栅极(pass gate)等中的一部分。

[0031] 存储器元件可以使用任何合适的易失性和/或非易失性存储器结构诸如随机存取存储器(RAM)单元、熔丝(fuse)、反熔丝(antifuse)、可编程只读存储器存储器单元、掩模编程的和激光编程的结构、这些结构的组合等。因为存储器元件在编程期间加载有配置数据，所以存储器元件有时被称为配置存储器、配置RAM(CRAM)或可编程存储器元件。

[0032] 此外，可编程逻辑设备可以具有用于驱动信号离开PLD且用于从其他设备接收信号的输入/输出元件(IOE)102。输入/输出元件102可以包括并行输入/输出电路、串行数据收发器电路、差动接收器和发送器电路，或用于将一个集成电路连接到另一个集成电路的其他电路。如所示的，输入/输出元件102可以位于芯片的周边的周围。如果需要，可编程逻辑设备可以具有以不同的方式布置的输入/输出元件102。例如，输入/输出元件102可以形成可以位于可编程逻辑设备上的任何地方的一列或更多列输入/输出元件(例如，横跨PLD的宽度均匀地分布的)。如果需要，输入/输出元件102可以形成一行或更多行输入/输出元件(例如，横跨PLD的高度分布的)。可替换地，输入/输出元件102可以形成输入/输出元件的岛状区(island)，所述输入/输出元件的岛状区可以被分布在PLD的表面上方或者被集聚在选择的区域中。

[0033] PLD还可以包括以垂直路由通道140(即，沿着PLD 100的垂直轴形成的互连)和水平路由通道150(即，沿着PLD 100的水平轴形成的互连)的形式的可编程互连电路，每个路由通道包括至少一个轨道(track)以路由至少一根导线。如果需要，互连电路可以包括流水线(pipeline)元件，并且储存在这些流水线元件中的内容可以在操作期间被访问。例如，编程电路可以向流水线元件提供读访问和写访问。

[0034] 注意，除图1中所描绘的互连电路的拓扑结构之外，其他路由拓扑结构旨在包括在本发明的保护范围内。例如，路由拓扑结构可以包括成对角线行进的导线，或者沿着其范围的不同部分而水平和垂直行进的导线，以及在三维集成电路的情况下垂直于设备平面的导线，并且导线的驱动器可以位于与导线的一端不同的点处。路由拓扑结构可以包括基本上跨越PLD 100的全部的全局导线、部分全局导线诸如跨越PLD 100的部分的导线、特定长度的交错的导线、较短的局部导线或者任何其他合适的互连资源布置。

[0035] 此外，应当理解，本文所描述的实施例可以在任何集成电路中实施。如果需要，此类集成电路的功能块可以被布置在更多级或层中，在所述更多级或层中，多个功能块被互连以形成更大的块。其他设备布置可以使用不是以行和列布置的功能块。

[0036] 不是可编程集成电路上的所有部件都需要以相同的频率来操作。在一些情形中，以相对于其他功能块的更高的频率操作某些功能块以帮助提高设备的整体性能是可能的。根据本发明的实施例，可编程设备100的至少一部分可以被最优化以操作在与该设备上的其他电路部件相比较更高的数据速率。

[0037] 作为示例，可以以与可编程逻辑区域110相比较而更高的频率对设备100上的一个或更多个DSP块120进行时钟控制。作为另一个示例，可以以与可编程区域110相比较而更高的频率对一个或更多个RAM块130进行时钟控制。作为另一个示例，可以以比DSP块或RAM块的频率更高的频率来操作可编程逻辑区域110(有时被称为“软”逻辑或“可重新配置”逻辑)。通常，DSP块120正操作的频率可以是控制可编程设备上的其他类型的功能块的核心时钟频率的任何整数倍或者分数倍。

[0038] 在其中DSP块以相对于RAM块和软逻辑电路的两倍时钟频率而被操作的情形可以被参考到本文，用于其余的附图(作为示例)。以两倍数据速率操作的任何信号或电路可以被称为“2x”，然而，以“核心”或正常数据速率(其等于两倍数据速率的一半)操作的信号或电路可以被称为“1x”。

[0039] 例如，软逻辑和相关联的结构可以可操作于1GHz，然而DSP块可操作于以2GHz运行(对面积和成本有最小的影响)。该方案假设DSP块被最优化(通过DSP块自身内更好的电路设计实践和改进的数据路径算法)以比系统的其余部分运行得更快(例如，至少是软逻辑的2倍快)。如果数据可以有效地发送到2x DSP块并且接收自2x DSP块，则设备的整体性能可以基本上被提高而无需增加管芯面积。

[0040] 根据实施例，可以通过使用时钟网络而使能双倍时钟控制的DSP配置，所述时钟网络允许设备的其余部分支持以更高的数据速率将数据传送到(多个)DSP块且支持以更高的数据速率从(多个)DSP块传送数据。例如，时钟网络可以包括时钟生成电路诸如图2的时钟生成电路200，所述时钟生成电路可以被用于在1x核心时钟信号的上升沿和下降沿两者处生成时钟脉冲。如图2所示，时钟生成电路200可以包括接收第一1x时钟信号Clk1的第一输入、接收第二1x时钟信号Clk2的第二输入、多个多路复用器206、逻辑门诸如逻辑异或(XOR)门208和脉冲发生器(PG)212。通常，信号Clk1和信号Clk2可以是具有50％占空比、相同的时钟频率但不同的相位的时钟信号。在其他合适的实施例中，信号Clk1和信号Clk2可以表现出不同的频率。

[0041] 每个多路复用器206可以包括用于接收信号Clk1的第一输入、用于接收信号Clk2的第二输入和输出。每个逻辑XOR门208可以包括耦合到相关联的多路复用器206的输出的第一输入、接收来自专用存储器元件210的静态控制位的第二输入，以及耦合到脉冲发生器212的对应的一个的输出。存储器元件210可以使用易失性存储器元件诸如随机存取存储器(RAM)单元或非易失性存储器元件诸如熔丝、反熔丝、可编程只读存储器(ROM)单元、掩模编程的和激光编程的结构等来实施。

[0042] 以该方式布置，多路复用器206可以被配置以将信号Clk1和信号Clk2中选择的一个路由到XOR门208。根据存储在存储器元件210中的静态控制位的极性，在多路复用器206的输出处的时钟信号可以通过逻辑门208而不会被反相(invert)(即，当静态控制位具有第一极性时)，或者当通过逻辑门208时可以被反相(即，当静态控制位具有与第一极性不同的第二极性时)。例如，考虑在XOR门208的第一输入处将被接收的时钟信号Clk。在该示例中，根据多路复用器206的配置，信号Clk可以是Clk1或者Clk2。如果静态控制位是逻辑“0”，则信号Clk可以通过到脉冲发生器。如果静态控制位是逻辑“1”，则信号Clk的反相版本可以通过到脉冲发生器。

[0043] 脉冲发生器212可以被配置以响应于在其输入处检测到上升沿而输出短时钟脉冲。时钟生成电路200的操作在图3的时序图中被示出。如图3所示，当静态控制位是低时，第一时钟脉冲信号CPa可以针对信号Clk中的每个上升沿而被生成，而当静态控制位是高时，第二时钟脉冲信号CPb可以针对信号Clk中的每个下降沿而被生成(由于当Clk通过逻辑XOR门被反相时，Clk的下降沿被转换为上升沿)。在图3的示例中，每个时钟脉冲信号被示出具有小于50％的占空比。作为示例，可以在脉冲发生器212的输出处生成的时钟脉冲信号CPa和时钟脉冲信号CPb表现出10％的占空比。由于由电路200生成的信号CPa和信号CPb响应于原始1x时钟(例如，或者核心时钟信号Clk1或者核心时钟信号Clk2)的上升沿和下降沿两者而脉冲触发，所以这些信号可以被用于支持可编程集成电路100(图1)上的双倍时钟。

[0044] 图2示出在其中时钟脉冲信号被馈送到相关联的逻辑电路202中的一个或更多个脉冲式锁存器204的一个合适的实施例。在其中时钟生成电路200具有三个时钟消耗者(consumer)输出的图2的示例仅是说明性。如果需要，电路200可以被用于为超过三个时钟消耗者、小于三个时钟消耗者，或任何合适数量的时钟消耗者生成时钟脉冲信号。代替常规数字触发器(其通常由主锁存器和从锁存器对组成)的脉冲式锁存器204的使用帮助减少芯片面积，以降低静态功率消耗，并且放宽沿数据路径的时序(timing)约束。脉冲式锁存器204可以是透明-高锁存器(作为示例)，并且当接收具有窄脉冲宽度的时钟脉冲信号时，脉冲式锁存器204可以表现得像数字触发器电路。

[0045] 图2中的逻辑电路202可以是图1中的可编程逻辑区域110的一部分。这仅是说明性的。通常，时钟生成电路200可以被包括在DSP块120、RAM块130或可编程逻辑设备上的其他嵌入式功能块中的任何中以帮助支持双倍数据速率操作。

[0046] 图2的实施例包括耦合到时钟选择多路复用器206的输出的时钟脉冲发生器。根据另一个合适的实施例，时钟生成电路300可以被提供包括耦合到时钟脉冲发生器的输出的时钟选择多路复用器(例如，参见图4)。特别地，时钟生成电路300可以能够生成单个2x时钟信号。

[0047] 如图4所示，时钟生成电路300可以具有用于接收第一1x时钟信号Clk1的第一输入、用于接收第二1x时钟信号Clk2的第二输入、多个脉冲发生器312和多路复用器320。如上所述，信号Clk1和信号Clk2可以是具有相同时钟频率但不同相位的50％占空比时钟信号。

[0048] 在图4的示例中，脉冲发生器312组可以包括直接接收信号Clk1的第一脉冲发生器312-1、接收信号Clk1的反相(如由脉冲发生器312-2的输入处的“圈”所指示的)的第二脉冲发生器312-2、直接接收信号Clk2的第三脉冲发生器312-3以及接收信号Clk2的反相版本(如由在第四脉冲发生器312-4的输入处的圈所指示的)的第四脉冲发生器312-4。以该布置配置，第一脉冲发生器312-1可以输出具有对应于信号Clk1中的上升沿的时钟脉冲的第一时钟脉冲信号CP1a，而第二脉冲发生器312-2可以输出具有对应于信号Clk1中的下降沿的时钟脉冲的第二时钟脉冲信号CP1b。类似地，第三脉冲发生器312-3可以输出具有对应于信号Clk2中的上升沿的时钟脉冲的第三时钟脉冲信号CP2a，而第四脉冲发生器312-4可以输出具有对应于信号Clk2中的下降沿的时钟脉冲的第四时钟脉冲信号CP2b。

[0049] 以该方式生成的信号CP1a、信号CP1b、信号CP2a和信号CP2b可以在每个时钟选择多路复用器320的相应的输入处被接收。常规的多路复用器通常是“一-热”(one-hot)选择(即，在任何给定的时间点，仅在多路复用器输入的选择的一个处的信号可以通过到多路复用器的输出)。根据另一个实施例，时钟选择多路复用器320可以可操作于“二-热”(two-hot)选择模式(例如，在多路复用器输入的选择的一对输入处的至少两个信号可以同时通过到多路复用器输出)下。

[0050] 图5是示出时钟选择多路复用器320的一个合适的实施方式的电路图。如图5所示，多路复用器320可以包括多个逻辑与门402和用于组合来自不同的与门402的输出的逻辑或门400。特别地，第一逻辑与门402-1可以具有接收来自第一脉冲发生器312-1的信号CP1a的第一输入、接收第一多路复用器控制信号Sel1的第二输入以及耦合到或门400的输出。第二逻辑与门402-2可以具有接收来自第二脉冲发生器312-2的信号CP1b的第一输入、接收第二多路复用器控制信号Sel2的第二输入以及耦合到或门400的输出。第三逻辑与门402-3可以具有接收来自脉冲发生器312-3的信号CP2a的第一输入、接收第三多路复用器控制信号Sel3的第二输入以及耦合到或门400的输出。第四逻辑与门402-4可以具有接收来自脉冲发生器312-4的信号CP2b的第一输入、接收第四多路复用器控制信号Sel4的第二输入以及耦合到或门400的输出。

[0051] 以该方式配置，多路复用器320可以生成是时钟脉冲信号CP1a、CP1b、CP2a和CP2b中的一个或多个的组合的输出信号OUT。图6是示出在其中多路复用器输出信号OUT包括在信号Clk1的上升沿和下降沿两者处的时钟脉冲的一个示例的时序图。该输出可以通过同时使控制信号Sel1和控制信号Sel2有效以允许两个时钟脉冲信号CP1a和时钟脉冲信号CP1b通过且在逻辑或门400处进行组合来获得。以该方式生成2x或“双倍速度”时钟在支持可编程设备100的双倍时钟控制的操作中可以是有用的，如以下结合图7-12所描述的。

[0052] 作为另一个示例，多路复用器320可以被配置以生成包括在信号Clk2的上升沿和下降沿两者处的时钟脉冲的信号OUT(例如，通过同时使控制信号Sel3和控制信号Sel4有效以允许信号CP2a和信号CP2b二者通过且在逻辑或门400处进行组合)。如果需要，多路复用器320还可以可操作于“一-热”选择模式(通过仅使控制信号Sel1至Sel4中的一个有效)。在另一合适的实施例中，多路复用器320可以接收超过四个时钟脉冲信号，并且被配置以支持三-热并行时钟选择、四-热并行时钟选择等。在其中使用逻辑与门和或门的组合来实施时钟选择多路复用器的图5的示例仅是说明性的。如果需要，可以使用逻辑与非门、或非门、异或门、异或非门、逆变器和其他合适的逻辑电路中的一些组合。

[0053] 图4中的示例性布置示出在其中时钟脉冲信号被馈送到相关联的逻辑电路302中的一个或多个脉冲式锁存器304的一个合适的实施例。在其中时钟生成电路300具有三个时钟消耗者输出的图4的示例仅是说明性的。如果需要，时钟生成电路300可以被用于为超过三个时钟消耗者、小于三个时钟消耗者或任何合适数量的时钟消耗者生成时钟脉冲信号。图4中的逻辑电路302可以是图1中的可编程逻辑区域110的一部分。这仅是说明性的。通常，时钟生成电路300可以被包括在DSP块120、RAM块130或可编程逻辑设备上的其他嵌入式功能块中的任何中以帮助支持双倍数据速率操作。结合图2-图6所描述的实施例仅是说明性的，在所述实施例中，时钟生成电路接收具有第一频率的核心时钟信号并且生成具有是第一频率的两倍的第二频率的输出时钟信号。如果需要，时钟生成电路可以被修改，使得第二频率是第一频率的任何整数倍，或者使得第一频率是第二频率的任何整数倍(例如，用于下分频核心时钟信号)。

[0054] 为了支持双倍速率DSP块的使用，DSP块应当以相对于可编程结构的其余部分的两倍标称(nominal)速率被馈送数据。用于DSP块的输入数据的共用源是存储器块诸如图1中的RAM块130。图7示出了示例性设置。如图7所示，存储器块130可以将数据馈送到DSP块120。一个或多个流水线寄存器600可以被插入在存储器块130和DSP块120之间以提供流水线数据路径，并且可以帮助增加吞吐量。

[0055] 由于使存储器块的内部速度加倍通常是有挑战性的，存储器块130可以在其输出处被提供有2x数据速率转换接口。例如，可以在存储器内部以2W宽度读取来自存储器块130的数据，而在接口处以1W宽度将数据双倍泵送(pumped)到DSP块。例如，可以以1GHz并行读取来自存储器块130的成对的8位字，同时单个的8位字可以以2GHz相继被馈送到对应的DSP块120。本文中将以1x操作检索的数据转换为2x输出数据流的该方案有时被称为数据的“集中”。通常，可能期望1x存储器块到2x DSP块的路由连接相对短(例如，DSP块应当紧邻芯片上的存储器块或者至少在芯片上的存储器块的紧附近)，以确保来自存储器的2x输出数据流能够适当地维持期望的信号完整性的水平。

[0056] 图8根据另一个实施例示出储存在存储器块130中的数据如何能够通过存储器输出数据速率加倍电路的使用从1x内部操作被转换为2x输出流。如图8所示，存储器块130可以包括被耦合到存储器输出数据速率加倍电路700的存储器阵列131。存储器阵列131可以被配置以存储数据的字(例如，字w0、字w1、字w2、字w3、字w4、字w5等)，其中每个字包括8位数据(作为示例)。特别地，存储器阵列131可以使用1x内部存储器时钟信号MemClk而被读出。在图8的示例中，第一对字w0和字w1可以在MemClk的第一上升沿处被读出，并且第二对字w2和字w3可以在MemClk的第二上升沿处被读出，第三对字w4和字w5可以在MemClk的第三上升沿处被读出，等等。

[0057] 数据速率加倍电路700可以包括接收直接来自存储器阵列131的数据的第一数据寄存器702、数据选择多路复用器706以及被插入在第一数据寄存器702和多路复用器706之间的第二数据寄存器704。第一数据寄存器702可以具有响应于信号MemClk的上升沿而顺序地接收来自存储器阵列131的8位字(例如，字w0、字w2、字w4等)的第一输入和顺序地接收来自存储器阵列131的8位字(例如，字w1、字w3、字w5等)的第二输入。如上所述，数据字可以成对到达：字w0和字w1可以在MemClk的第一上升沿到达，字w2和字w3可以在MemClk的第二上升沿到达等。可以使用时钟脉冲信号CPa(例如，通过核心时钟信号的上升沿而被触发的时钟脉冲信号)控制寄存器702。当信号CPa被置为有效时，到达寄存器702的第一输入的数据字可以通过到第一寄存器输出，而到达寄存器702的第二输入的数据字可以通过到第二寄存器输出。

[0058] 多路复用器706可以具有接收来自寄存器702的第一寄存器输出的数据的第一(0)输入、接收来自寄存器702的第二寄存器输出的经由插入的(interposing)寄存器704的数据的第二(1)输入、以及输出。插入的寄存器704可以被用于仅缓冲从存储器阵列131输出的数据字的一半。可以使用时钟脉冲信号CPb(例如，由核心时钟信号的下降沿触发的时钟脉冲信号)控制寄存器704。当CPb被置为有效时，从寄存器702的第二寄存器输出而输出的数据字可以通过寄存器704到多路复用器706的第二输入。可以使用结合图2和图4所描述的类型的时钟生成电路从共用核心时钟信号生成信号CPa和信号CPb(作为示例)。

[0059] 多路复用器706可以被配置以用交替的方式(例如，通过重复地触发多路复用器控制信号MemSel)将来自其第一输入和第二输入的信号路由到其输出。图9是可以被用于生成信号MemSel的说明性双倍时钟模式选择电路800的示图。如图9所示，选择电路800可以包括置位-复位(SR)锁存器802和逻辑与门804。锁存器802可以具有接收时钟脉冲信号CPa的置位(S)输入、接收时钟脉冲信号CPb的复位(R)输入以及锁存器输出。逻辑与门804可以具有耦合到SR锁存器802的输出的第一输入、接收双倍时钟模式使能信号2x_en的第二输入，以及生成信号MemSel所在处的输出。图9中的电路800的特定的实施方式仅是说明性的。如果需要，其他类型的锁存电路和逻辑门可以被用于生成多路复用器控制信号MemSel。

[0060] 图10是图示说明双倍时钟模式选择电路800的操作的时序图。当使能信号2x_en没有被置为有效时(即，当信号2x_en处于逻辑“0”时)，可以由逻辑与门804迫使信号MemSel为静态低信号(如在时间段ΔT1期间所示)。该模式对应于1x操作模式，对于1x操作模式，多路复用器706以信号CPa的标称时钟速率将信号从其第一输入路由到其输出。

[0061] 当使能信号2x_en被置为有效时(即，当信号2x_en处于逻辑“1”时)，信号SemSel可以变成具有由信号CPa中的时钟脉冲触发的上升沿和由信号CPb中的时钟脉冲触发的下降沿的50％时钟信号。该模式对应于2x操作模式，对于2x操作模式，当信号SemSel为低时，多路复用器706选择性地将数据字从其第一输入路由到其输出，并且当信号MemSel为高时，将数据字从其第二输入路由到其输出(如时间段ΔT2期间所示)。以该方式配置，数据速率加倍电路700(图8)可以被用于在多路复用器706的输出处生成双倍泵送输出流。在其他合适的实施例中，寄存器704可以在1x操作期间被选择性地旁路，以支持在信号CPa的每个上升沿处并行生成数据字对。

[0062] 以上结合图8-10所描述的存储器输出数据速率加倍/集中方案仅是说明性的，并且不用于限制本发明的保护范围。如果需要，可以使用在可编程逻辑设备上的嵌入式存储器块的输出处提供数据集中的其他合适的方式。

[0063] 返回参考图7，以2x数据速率操作的DSP块120可以输出在其可以被馈送到可编程设备上的其他1x嵌入式功能块(例如，功能块诸如图1中的RAM块130和可编程逻辑块110)之前需要被转换回到核心数据速率的数据。本文中将以2x速度生成的数据转换为1x输出数据流的方案有时被称为数据“扩展”。图11A、图11B、图11C和图11D是根据一个或多个实施例的说明性DSP输出数据速率扩展电路的示图。

[0064] 图11A示出在其中以2GHz操作的DSP块120正在将数据输出到数据速率减半电路1000的一个合适的布置。如图11A中所示，数据速率减半电路1000可以包括从DSP块120接收数据的第一寄存器1002-1和第二寄存器1002-2。作为示例，寄存器1002-1和寄存器1002-2可以是可编程逻辑设备100(图1)中相同的逻辑元件的一部分的寄存器。特别地，可以使用信号CPa控制寄存器1002-1，而可以使用信号CPb控制寄存器1002-2。以该方式配置，当信号CPa被脉冲为高时，寄存器1002-1可以以1GHz输出第一数据流，而当信号CPb被脉冲为高时，寄存器1002-2可以以1GHz输出第二数据流(例如，寄存器1002-1和寄存器1002-2可以用于将DSP块120的输出处的2GHz数据流扩展成至少两个单独的1GHz数据流)。

[0065] 在图11A的示例中，寄存器1002-1和寄存器1002-2可以被彼此异相地触发。图11B示出在其中数据速率减半电路的输出处的1x数据流彼此同步或“对齐”的另一个合适的布置。如图11B所示，DSP块120的输出处的数据速率减半电路可以进一步包括多路复用器1050和附加的寄存器1002’(其可以或可以不在相同的逻辑阵列块中，而是可编程逻辑设备上的另一个逻辑元件的一部分)。多路复用器1050可以具有接收来自寄存器1002-1的数据的第一输入、接收直接来自DSP块120的数据的第二输入和耦合到寄存器1002-2的输入的输出。

[0066] 特别地，寄存器1002-1可以由信号CPa控制，而寄存器1002-2和1002’两者由信号CPb控制。在数据扩展模式期间，多路复用器1050可以被配置以将数据从其第一输入路由到其输出。以该方式配置，输出数据的第一子集通过寄存器1002-1和多路复用器1050被提供在寄存器1002-2的输出处，然而与第一子集不同的输出数据的第二子集被提供在寄存器1002’的输出处。由于使用信号CPb对寄存器1002-2和寄存器1002’两者进行时钟控制，所以输出数据的第一子集和输出数据的第二子集彼此重新对齐或同步。以该方式生成的1x输出信号与较慢的核心时钟信号对齐，并且因此所述以该方式生成的1x输出信号可以由可编程设备的其余部分来处理。

[0067] 图11C示出另一个合适的重新改线的方案，其中数据速率减半电路包括与寄存器1002-1串联耦合的第一附加寄存器1004-1和与寄存器1002-2串联耦合的第二附加寄存器
1004-2。寄存器1004-1和寄存器1004-2可以或可以不在相同的逻辑阵列块中，并且可以是可编程逻辑设备上的相同或另一逻辑元件的一部分。寄存器1004-1和寄存器1004-2可以都由信号CPb来控制。以该方式配置，寄存器1004-1可以以1GHz输出数据的第一子集，而寄存器1004-2以1GHz输出与数据的第一子集不同的数据的第二子集。

[0068] 图11D示出在其中数据速率减半电路包括与寄存器1002-1串联耦合的一个附加寄存器1004-1的另一个合适的重新改线的方案。寄存器1004-1可以或可以不在相同的逻辑阵列块中并且可以是可编程逻辑设备上的相同或另一个逻辑元件的一部分。寄存器1002-2和寄存器1004-1可以都由信号CPb来控制。以该方式配置，寄存器1004-1可以以1GHz输出数据的第一子集，而寄存器1002-2以1GHz输出与数据的第一子集不同的数据的第二子集。

[0069] 如图11A、图11B、图11C和图11D中所示的示例性配置仅是说明性的，并且不用于限制本发明的范围。通常，图11A-11D的数据扩展电路可以被实施为与DSP块分离的软逻辑的一部分，或者被实施为DSP块的一部分的不可重新配置的或“硬”逻辑。如果需要，可以使用在DSP块的输出处的实施数据速率减少电路的其他方式。

[0070] 以上所描述的示例仅是说明性的，在所述示例中，数据集中电路形成在存储器阵列输出和DSP块输入之间的接口处，并且数据扩展电路形成在DSP块的输出处。通常，数据集中电路可以形成在任何两个嵌入式功能块之间的任何合适的接口处，其中较慢的功能块供给较快的功能块。同样地，数据扩展电路可以形成在任何两个嵌入式功能块之间的任何合适的接口处，其中高速度功能块供给低速度功能块。

[0071] 根据另一个实施例，可编程集成电路内的DSP块通常被配置以作为乘法累加器操作。图12A示出被提供具有输出数据速率减少电路的累加器电路1100的一个合适的实施方式。如图12A所示，乘法累加器1100可以包括乘法器1102、加法器1104、第一寄存器1106和第二可选的输出寄存器1108。

[0072] 根据实施例，累加器1100、加法器1104和寄存器1106可以以2x数据速率操作，然而每k次累加，输出寄存器1108可以被使能或时钟控制一次(例如，每10次累加，寄存器1108可以被激活一次；每100次累加，寄存器1108可以被激活一次；每1000次累加，寄存器1108可以被激活一次等)。寄存器1108可以是集成电路设备上的软可编程结构电路的一部分的寄存器。如果需要，寄存器1108还可以作为DSP块的一部分而被形成，并且当DSP以1x速度操作时，寄存器1108可以是可旁路的。通常，可以使用以下方式使能输出寄存器1108：(1)内部计数器(例如，用户可加载的计数器，其在一些预定数量的时钟周期之后被使能以将乘法累加器的2x操作减少了任何合适的整数倍)、(2)外部控制信号，或(3)1x时钟脉冲信号CPa或1x时钟脉冲信号CPb中的一个(即，以将输出减少到正常速度)。

[0073] 根据另一个实施例，DSP块还可以被配置以作为乘法累加器1200来操作，所述乘法累加器1200具有定点加法器电路和浮点加法器电路两者并且被提供有输出数据速率减少电路(例如，参见图12B)。如图12B所示，累加器1200可以包括乘法器1202、定点加法器1204-1、浮点加法器1204-2、第一多路复用器1206-1、第二多路复用器1206-2、第一输出寄存器
1208-1、第二输出寄存器1208-2和输出多路复用器1210。乘法器1202可以被配置为定点乘法器或浮点乘法器。加法器1204-1与寄存器1208-1结合可以被用于实施定点累加器。加法器1204-2与寄存器1208-2结合可以被用于实施浮点累加器。

[0074] 特别地，定点加法器1204-1可以具有：被耦合到乘法器1202的输出的第一输入，耦合到寄存器1208-1的输出的第二输入，以及输出。类似地，浮点加法器1204-2可以具有：耦合到乘法器1202的输出的第一输入，耦合到寄存器1208-2的输出的第二输入，以及输出。多路复用器1206-1可以具有耦合到加法器1204-1的输出的第一输入、耦合到寄存器1208-2的输出的第二输入，以及耦合到寄存器1208-1的输入的输出。多路复用器1206-2可以具有耦合到加法器1204-2的输出的第一输入、耦合到寄存器1208-1的输出的第二输入，以及耦合到寄存器1208-2的输入的输出。输出多路复用器1210可以具有耦合到寄存器1208-1的输出的第一输入、耦合到寄存器1208-2的输出的第二输入，以及在其第一输入和第二输入处的信号的选择的一个被路由所在的输出。

[0075] 以该方式配置的乘法累加器1200可以以2x速度操作，而输出多路复用器1210将把低1x速度(或其他分数数据速率)供给到软逻辑结构。在浮点累加的情况下，寄存器1208-2可以以较高的频率被更新。在预定数量的累加之后，寄存器1208-2的值可以由寄存器1208-1通过多路复用器1206-1而被锁存。这将允许寄存器1208-2被立即复位而同时保存寄存器
1208-1中的值，使得寄存器1208-1中的值可以由潜在地更慢的外部系统读出。类似地，可以使用浮点累加寄存器1208-2和多路复用器1206-2通过时钟交叉机构对定点累加重新定时。

[0076] 图12A和图12B的示例性乘法累加器配置仅是说明性的，并且不用于限制本发明的范围。如果需要，可以使用实施被配置为乘法累加器电路的DSP块的数据速率减少电路的其他方式。

[0077] 至此已经参考集成电路描述了实施例。本文所描述的方法和装置可以被合并到任何合适的电路中。例如，它们可以被合并到许多类型的设备中，诸如可编程逻辑设备、专用标准产品(ASSP)和专用集成电路(ASIC)。可编程逻辑设备的示例包括可编程阵列逻辑(PAL)、可编程逻辑阵列(PLA)、现场可编程逻辑阵列(FPLA)、电可编程逻辑设备(EPLD)、电可擦除可编程逻辑设备(EEPLD)、逻辑单元阵列(LCA)、复杂可编程逻辑设备(CPLD)和现场可编程门阵列(FPGA)，仅列出一些。

[0078] 在本文中的一个或多个实施例中所描述的可编程逻辑设备可以是包括以下部件中的一个或多个的数据处理系统的一部分：处理器、存储器、IO电路和外围设备。数据处理系统可以被用于各种各样的应用中，诸如计算机网络、数据网络、仪表化、视频处理、数字信号处理或者期望使用可编程或可重复编程逻辑的优势所在的任何合适的其他应用。可编程逻辑设备可以被用于执行各种不同的逻辑功能。例如，可编程逻辑设备可以被配置为与系统处理器协调工作的处理器或控制器。可编程逻辑设备还可以被用作用于仲裁访问数据处理系统中的共享资源的仲裁器。在另一个示例中，可编程逻辑设备可以被配置为处理器与系统中其他部件中的一个之间的接口。

[0079] 附加的实施例：

[0080] 附加的实施例1.一种集成电路，其包括：第一功能块，所述第一功能块以第一数据速率操作；第二功能块，所述第二功能块以大于所述第一数据速率的第二数据速率操作；以及数据速率集中电路，所述数据速率集中电路以所述第一数据速率接收来自所述第一功能块的储存的数据，并且以所述第二数据速率将所述存储的数据输出到所述第二功能块。

[0081] 附加的实施例2.根据附加的实施例1所述的集成电路，其中所述第二数据速率是所述第一数据速率的两倍。

[0082] 附加的实施例3.根据附加的实施例1所述的集成电路，其中所述第一功能块在所述集成电路上物理地紧邻所述第二功能块。

[0083] 附加的实施例4.根据附加的实施例1所述的集成电路，其中所述第一功能块包括存储器块。

[0084] 附加的实施例5.根据附加的实施例1所述的集成电路，其中所述第二功能块包括数字信号处理块即DSP块。

[0085] 附加的实施例6.根据附加的实施例1所述的集成电路，其中所述数据速率集中电路包括：寄存器，所述寄存器接收来自存储器阵列的第一组数据和第二组数据，所述第二组数据与所述第一组数据不同；以及多路复用器，所述多路复用器具有接收来自所述寄存器的所述第一组数据的第一输入和接收来自所述寄存器的所述第二组数据的第二输入。

[0086] 附加的实施例7.根据附加的实施例6所述的集成电路，其中所述数据速率集中电路还包括：附加的寄存器，所述附加的寄存器仅接收来自所述存储器阵列的所述第二组数据，并且所述附加的寄存器被耦合到所述多路复用器的所述第二输入。

[0087] 附加的实施例8.根据附加的实施例7所述的集成电路，其中所述寄存器由以所述第一数据速率触发的第一时钟脉冲信号来控制，并且其中所述附加的寄存器由第二时钟脉冲信号来控制，所述第二时钟脉冲信号与所述第一时钟脉冲信号不同并且也以所述第一数据速率触发。

[0088] 附加的实施例9.根据附加的实施例1所述的集成电路，还包括：数据速率扩展电路，所述数据速率扩展电路接收由所述第二功能块以所述第二数据速率生成的处理的数据，并且所述数据速率扩展电路以所述第一数据速率输出所述处理的数据。

[0089] 附加的实施例10.根据附加的实施例9所述的集成电路，还包括：可编程逻辑电路，所述可编程逻辑电路接收来自所述数据速率扩展电路的以所述第一数据速率的所述处理的数据。

[0090] 附加的实施例11.根据附加的实施例9所述的集成电路，其中所述第二功能块包括数字信号处理块即DSP块，并且其中所述数据速率扩展电路包括：第一寄存器，所述第一寄存器接收来自所述DSP块的所述处理的数据，并且由以所述第一数据速率触发的第一时钟脉冲信号来控制；和第二寄存器，所述第二寄存器接收来自所述DSP块的所述处理的数据，并且由第二时钟脉冲信号来控制，所述第二时钟脉冲信号不同于所述第一时钟脉冲信号并且也以所述第一数据速率触发。

[0091] 附加的实施例12.根据附加的实施例11所述的集成电路，其中所述数据速率扩展电路还包括：多路复用器，所述多路复用器插入在所述第一寄存器和所述第二寄存器之间；以及第三寄存器，所述第三寄存器接收来自所述DSP块的所述处理的数据，并且由所述第二时钟脉冲信号来控制。

[0092] 附加的实施例13.根据附加的实施例11所述的集成电路，其中所述数据速率扩展电路还包括：第三寄存器，其与所述第一寄存器串联耦合，其中所述第三寄存器由所述第一时钟脉冲信号和所述第二时钟脉冲信号的选择的一个来控制。

[0093] 附加的实施例14.根据附加的实施例11所述的集成电路，其中所述数据速率扩展电路还包括：第三寄存器，所述第三寄存器与所述第一寄存器串联耦合；以及第四寄存器，所述第四寄存器与所述第二寄存器串联耦合，其中第三寄存器和第四寄存器由所述第一时钟脉冲信号和所述第二时钟脉冲信号的选择的一个来控制。

[0094] 附加的实施例15.一种集成电路，其包括：第一嵌入式功能块，所述第一嵌入式功能块以第一时钟频率操作；第二嵌入式功能块，所述第二嵌入式功能块以是所述第一时钟频率的倍数的第二时钟频率操作；以及时钟生成电路，所述时钟生成电路接收以所述第一时钟频率的核心时钟信号，并且生成以所述第二时钟频率的对应的输出时钟信号，其中所述输出时钟信号促进所述第一嵌入式功能块和所述第二嵌入式功能块之间的通信。

[0095] 附加的实施例16.根据附加的实施例15所述的集成电路，其中所述时钟生成电路包括：第一脉冲发生器，所述第一脉冲发生器在所述核心时钟信号的上升沿处生成第一时钟脉冲信号；以及第二脉冲发生器，所述第二脉冲发生器在所述核心时钟信号的下降沿处生成第二时钟脉冲信号。

[0096] 附加的实施例17.根据附加的实施例16所述的集成电路，其中所述时钟生成电路还包括：多路复用器，所述多路复用器接收来自所述第一脉冲发生器和所述第二脉冲发生器的所述第一时钟脉冲信号和所述第二时钟脉冲信号。

[0097] 附加的实施例18.根据附加的实施例17所述的集成电路，其中所述多路复用器包括二-热选择多路复用器。

[0098] 附加的实施例19.根据附加的实施例18所述的集成电路，其中所述二-热选择多路复用器包括逻辑或门。

[0099] 附加的实施例20.一种集成电路，其包括：第一嵌入式功能块，所述第一嵌入式功能块以第一时钟频率操作；第二嵌入式功能块，所述第二嵌入式功能块以第二时钟频率操作，其中所述第一时钟频率是所述第二时钟频率的倍数；以及时钟生成电路，所述时钟生成电路接收以所述第一时钟频率的核心时钟信号，并且生成以所述第二时钟频率的对应的输出时钟信号，其中所述输出时钟信号促进所述第一嵌入式功能块和所述第二嵌入式功能块之间的通信。

[0100] 附加的实施例21.根据附加的实施例所述的集成电路，包括：可编程逻辑块，所述可编程逻辑块以第一时钟速率操作；以及数字信号处理器块即DSP块，所述数字信号处理器块即DSP块以大于所述第一时钟速率的第二时钟速率操作，其中所述DSP块被配置为具有由控制信号激活的输出寄存器的乘法累加器电路，所述控制信号以小于所述第二时钟速率的频率被使能。

[0101] 附加的实施例22.根据附加的实施例21所述的集成电路，其中所述乘法累加器电路包括：乘法器；第一寄存器；以及第一加法器，所述第一加法器接收来自所述乘法器和来自所述第一寄存器的信号，并且将对应的信号输出到所述第一寄存器。

[0102] 附加的实施例23.根据附加的实施例22所述的集成电路，其中所述乘法累加器电路还包括：第二寄存器；以及第二加法器，所述第二加法器接收来自所述乘法器和来自所述第二寄存器的信号，并且将对应的信号输出到所述第二寄存器。

[0103] 附加的实施例24.根据附加的实施例23所述的集成电路，其中所述第一加法器包括定点加法器电路，并且其中所述第二加法器包括浮点加法器电路。

[0104] 附加的实施例25.根据附加的实施例23的所述集成电路，其中所述乘法累加器电路还包括：第一多路复用器，所述第一多路复用器耦合在所述第一加法器和所述第一寄存器之间；第二多路复用器，所述第二多路复用器耦合在所述第二加法器和所述第二寄存器之间；以及第三多路复用器，所述第三多路复用器具有耦合到所述第一寄存器的第一输入和耦合到所述第二寄存器的第二输入。

[0105] 附加的实施例26.根据附加的实施例21所述的集成电路，其中当所述数字信号处理器被配置成以所述第一时钟速率操作时，所述输出寄存器被旁路。

[0106] 前述内容仅是本发明的原理的说明，并且本领域中的技术人员可以作出各种修改。前述实施例可以单独地或者以任何组合实施。

[0107] 虽然为了清楚的目的，已经在一些细节上描述了本发明，但在随附权利要求的范围内可以施行某些改变和修改将是显而易见的。虽然随附权利要求中的一些仅是单个从属的，或者仅引用它们的前述权利要求中的一些，但是它们的相应的(多个)特征可以与任何其他权利要求的(多个)特征组合。