低功耗高分辨率的sigma-delta频率数字转换器

摘要

本发明公开了一种低功耗高分辨率的sigma‑delta频率数字转换器。包括鉴频鉴相器、环路滤波器、缓冲器、压控振荡器、分频器和相位/时间量化器；鉴频鉴相器、环路滤波器、缓冲器、压控振荡器、分频器依次连接，相位/时间量化器插入由其余模块组成的锁相环的反馈环路中，将锁相环的分频器之后的接线断开，将相位/时间量化器的反馈端口（fb）与分频器输出相连，同时将相位/时间量化器的量化反馈端口（fbq）与鉴相器的反馈端相连。采用本发明方案能够实现较高的分辨率，并能够进一步降低其成本与功耗。

权利要求

1.一种低功耗高分辨率的sigma-delta频率数字转换器，其特征在于：包括鉴频鉴相器、环路滤波器、缓冲器、压控振荡器、分频器和相位/时间量化器；鉴频鉴相器、环路滤波器、缓冲器、压控振荡器、分频器依次连接，相位/时间量化器插入由鉴频鉴相器、环路滤波器、缓冲器、压控振荡器、分频器组成的锁相环的反馈环路中，将锁相环的分频器之后的接线断开，将相位/时间量化器的反馈端口（fb）与分频器输出相连，同时将相位/时间量化器的量化反馈端口（fbq）与鉴相器的反馈端相连；所述相位/时间量化器由寄存器、计数器、边沿同步器组成；设有2个输入和2个输出，分别为反馈信号输入（fb）、时钟信号输入、量化反馈信号输出（fbq）和数字信号输出（Do）；首先，外接时钟控制复位计数器循环连续自由计数，同时，边沿同步器使用外接时钟同步接入的反馈信号（fb），生成同步后的量化反馈信号（fbq）；使用同步后的fbq信号作为两个寄存器的触发信号，让第一寄存器（1）采集计数器的输出，第二寄存器（2）采集寄存器1的输出，并将第二寄存器（2）减去第一寄存器（1）的值作为数字信号输出（Do），从而完成整个相位/时间量化器的功能。

说明书

低功耗高分辨率的sigma-delta频率数字转换器

技术领域

[0001] 本发明属于模拟数字转换器领域，具体是一种低功耗高分辨率的sigma-delta频率数字转换器。

背景技术

[0002] 频率数字转换器属于模拟数字转换器的一种，用来将模拟的频率调制信号直接解调并且转化成数字量输出，被广泛应用于各类频率调制（FM）的传感器中。在这类应用中，基于微纳机械（MEMS/NEMS）的各类传感器如频率调制陀螺仪、加速度计、压力传感器，以及用于健康监测、物联网等各类生物化学传感器均对频率数字转换器的功耗和性能这对原本互相制约的性能指标同时提出了很高的要求。因此满足应用要求的高性能频率数字转换器具有非常重要的意义，同时如何在集成电路中实现该频率数字转换器同样具有非常重要的意义。

[0003] 如图1所示，复位计数器由一个工作在高于被测信号频率的自由计数器，与两个D触发器以及一个减法器组成。输入信号每一个上升沿到来时，第一个D触发器（连接计数器的触发器）采集计数器的数值，同时第二个D触发器采集当前第一个触发器的数值。最后两个触发器相减得到在每一个输入信号的周期内，计数器所变化的数值。该数值反比与输入信号频率，并且可以通过该数值推算输入信号真实频率值。但是，该技术量化噪声较大，往往需要较高的计数器工作频率才能实现比较好的分辨率。但这样会消耗较大的功耗。同时，更高计数频率也增加了后续的数字处理电路的规模，会消耗更多的数字硬件，从而增加成本。

[0004] 如图2所示，电压模式的sigma-delta频率数字转换器由鉴相器，环路滤波器，模数转换器转换器，数控振荡器组成。它将一个传统的低性能低位数的模数转换器和数控振荡器替代传统锁相环中的压控振荡器部分。该模数转换器量化环路滤波器的输出电压，由于该电压正比于输入信号的频率，因此模数转换器的输出信号可以推算出被测频率值。同时通过该模数转换器控制的数控振荡器提供反馈信号，使整个锁相环维持震荡，这样可以利用锁相环中环路滤波器来抑制低位数模数转换器产生的量化噪声，从而在仅使用一个低性能模数转换器，同时时钟频率较低的情况下实现良好的分辨率。但是，该技术需要一个多位模数转换器，因此增大了系统复杂程度，增加了电路成本。该技术利用模数转换器输出信号控制数控振荡器产生反馈信号，但是由于数控振荡器在输入时钟频率下对其控制信号进行采样。因此控制信号的带宽不能超过输入信号的一半，否则会发生混叠现象，极大地恶化测量分辨率。这样也就限制了该频率数字转换器的应用，它通过提升模数转换器采样频率的方式提升性能的空间非常有限，很难实现高分辨测量。由于上述原因，频率数字转换器的应用，它在测量相对低频的信号时，必须降低模数转换器的采样频率，分辨率会大打折扣。

[0005] 如图3所示，相位模式的Sigma-Delta频率数字转换器由鉴频鉴相器（PFD），电荷泵，环路滤波器，亚控振荡器和边沿检测器组成。它的原理是将边沿检测器嵌入传统的锁相环的反馈路径中，通过时钟控制边沿检测器将压控振荡器的输出信号的边沿量化到时钟所产生的边沿上，并且将其反馈回PFD。这样VCO的输出在相位上被量化了，再通过另一个D触发器对该信号进行延时，并将两个触发器的单比特输出信号相减，即可得到脉宽正比于输入信号频率的输出信号。从而推算出输入信号的频率测量值。同时在这个过程中，边沿检测器产生的相位量化噪声会通过锁相环中的环路滤波器抑制，从而实现较低的量化噪声。尽管该方案的输出信号中，量化噪声被很大程度上抑制了。但是有用信号的能量也会随着时钟频率的增加所衰减，因此该频率读出电路的信噪比难以提高，从而难以实现高分辨率。同时，由于有用信号和量化噪声随时钟频率增加而减小的速度相同，因此该电路无法通过提升时钟频率来获得更高的测量分辨率。

发明内容

[0006] 本发明的目的在于提供一种低功耗高分辨率的sigma-delta频率数字转换器。

[0007] 实现本发明目的的技术解决方案为：本发明所提出的频率数字转换器如图4所示，由如下几个必要的部分组成：鉴频鉴相器、环路滤波器、压控振荡器、分频器、相位/时间量化器。该频率数字转换器等效于将相位/时间量化器（图5所示）的插入由其余模块组成的锁相环的反馈环路中。将锁相环的分频器之后的接线断开，将相位/时间量化器的反馈端口（fb）与分频器输出相连，同时将相位/时间量化器的量化反馈端口（fbq）与鉴相器的反馈端相连。

[0008] 工作时，将被测信号接入鉴相器的一端，同时在相位/时间量化器接入外接时钟信号。之后，既可从相位/时间量化器的数字输出端口读出外接时钟信号和被测信号的比值。通过该值可以推算被测信号的真实频率。

[0009] 与此同时，由于相位/时间量化器所产生的相位量化噪声在锁相环的系统中被环路滤波器所整形，因此该量化噪声在输出端所看见的功率谱密度在低频处会远低于传统的频率数字转换器。

[0010] 相位/时间量化器由寄存器，计数器，边沿同步器组成。一共有2个输入和2个输出，分别为反馈信号输入（fb），时钟信号输入（clk），量化反馈信号输出（fbq）和数字输出（Do）。其连接方式如图5所示。首先，外接时钟（clk）控制复位计数器循环连续自由计数。同时，边沿同步器使用外接时钟同步接入的反馈信号（fb），生成同步后的量化反馈信号（fbq）。使用同步后的fbq信号作为两个寄存器的触发信号，让寄存器1采集计数器的输出，寄存器2采集寄存器1的输出，并且将寄存器2减去寄存器1的值作为数字信号输出（Do），从而完成整个相位/时间量化器的功能。

[0011] 本发明与现有技术相比，其显著优点：（1）通过量化相位的方式实现高阶Sigma-Delta频率数字转换器，较低的时钟频率实现高分辨率测量，同时不需要引入电压模数转换器，保证该设计具有低成本、低功耗的特性。（2）该频率数字转换器在通过提升频率来抑制量化噪声的同时，有用信号不能被衰减。同时也不能发生混叠现象，最终能够实现较高的分辨率。（3）该发明可以通过专用集成电路技术实现，从而进一步降低其成本与功耗。

附图说明

[0012] 图1是复位计数器工作原理图。

[0013] 图2是电压模式sigma-delta频率数字转换器。

[0014] 图3是相位模式sigma-delta频率数字转换器。

[0015] 图4是本发明提出的频率数字转换器系统框图。

[0016] 图5是图4中量化器的原理图。

[0017] 图6是量化器中各部分的时序图。

[0018] 图7是 XOR鉴相器。

[0019] 图8是三态鉴相器。

[0020] 图9是无源滤波器的几种可以互换的形式。

[0021] 图10是有源滤波器的几种可以互换的形式。

具体实施方式

[0022] 本发明频率数字转换器如图4所示，由如下几部分按照图中所示顺序连接组成：三态鉴频鉴相器、无源二阶二型环路滤波器、缓冲器、环形压控振荡器、2N分频器、量化器。

[0023] 系统整体的输入信号为待测频率的方波信号，输出信号为时钟频率除以量化器的输出值，该值作为输入信号频率的测量值。

[0024] 其中量化器如图5所示，有边沿同步器（边沿检测器），计数器，两个串联的寄存器，减法器组成。

[0025] 其中，边沿同步器将反馈信号fb的上升沿同步到时钟上升沿，产生fbq信号用以反馈回鉴相器。

[0026] 计数器在时钟的控制下连续不断计数，每一个时钟上升沿计数值增加1。

[0027] 两个寄存器受到fbq信号的控制，每一个fbq上升沿到来时，寄存器1采样当前计数器的输出值。寄存器2采样当前寄存器1的输出值。如图6所示。

[0028] 减法器可以为时钟控制的减法器，也可以为组合逻辑减法器，用来得到寄存器2-寄存器1的结果（Do），该结果代表在fbq信号每一个周期内，时钟信号上升沿的个数。该结果是绝对准确的，因为fbq的上升沿和时钟的上升沿是同步的。如图6所示。

[0029] 为了通过量化器输出信号（Do）得到被测信号的频率，需要使用时钟频率除以Do，该部分可以通过数字组合逻辑实现。

[0030] 由边沿同步器采样fb产生的量化误差会受到锁相环的调节，尤其会受到环路滤波器的影响，其等效到输入或输出的噪声在指定频段被抑制了。

[0031] 在这种设计下，无论时钟频率有多高，边沿同步器产生的量化噪声e(n)的采样率均等于输入信号，因此不会发生噪声混叠现象。时钟频率的升高等效于量化器量化位数的增加。

[0032] 如图7-10所示，鉴相器可以由如下几种形式中的一种来实现：XOR鉴相器，乘法器（混合器），三态鉴相器。其中三态鉴相器可以直接使用，XOR鉴相器和乘法器需要额外的辅助系统锁定的电路，例如大死区的三态鉴频鉴相器并联上述鉴相器。

[0033] 系统的鉴相器和滤波器可以由全差分的架构实现，也可以由单端的架构实现。其区别在于鉴相器中的电荷泵是否采用全差分形式来实现。

[0034] 环路滤波器可以替代成有源滤波器，以及更高阶的滤波器。如图所示(图中所示仅为单端结构)，无源滤波器可以为二阶一型（Type I, order 2），二阶二型（Type II, order 2），三阶一型（Type I, order 3），三阶二型（Type II, order 3）。同样有源滤波器也可以选择同样的型号和阶数。

[0035] 同时如果被测频率是周期变化的，滤波器还可以替代成带通滤波器或振荡器，从而实现带通Sigma-Delta频率数字转换器。

[0036] VCO不仅可以使用环形亚控振荡器（Ring-VCO）还可以使用电感-电容亚控振荡器（LC-VCO）。

[0037] 分频器也可以采用小数分频器（fractional-N divider）。

[0038] 本发明可以由分立器件模拟电路芯片实现，也可以通过专用集成电路（ASIC）技术来实现。

[0039] 在通过量化器输出数字信号（Do）计算被测信号频率时，还可以通过时序逻辑来减少对组合逻辑电路硬件的消耗。同时也可以采用查找表的方式来完成该计算。