一种改进型紧凑CMOS稳压电路

摘要

本发明提供一种改进型紧凑CMOS稳压电路，包括第一N型MOS管MN0、第二N型MOS管MN1、第三N型MOS管MN3、第四N型MOS管MN4、第五N型MOS管MN5，还包括第一P型MOS管MP0、第二P型MOS管MP1，该电路只包含MOS管，其具有功耗小、面积小的特点，与一般基于片上电容的滤波稳定电路相比，具有更优的实用性且通过提高电路的电源抑制比来达到稳定电压的作用。

权利要求

1.一种改进型紧凑CMOS稳压电路，其特征在于，包括第一N型MOS管MN0、第二N型MOS管MN1、第三N型MOS管MN3、第四N型MOS管MN4、第五N型MOS管MN5，还包括第一P型MOS管MP0、第二P型MOS管MP1；所述第一N型MOS管MN0的栅极和漏极连接在一起并连接到电源Vdd；所述第二N型MOS管MN1的栅极和漏极连接在一起并连接到第一N型MOS管MN0源极，第二N型MOS管MN1的源极接地；第三N型MOS管MN3的栅极连接在第二N型MOS管MN1的漏极，第三N型MOS管MN3的源极与漏极接地；第四N型MOS管MN4的源极接地，第四N型MOS管MN4的栅极接到第二N型MOS管MN1的漏极，第四N型MOS管MN4的漏极接到第二P型MOS管MP1的漏极；第五N型MOS管MN5的源极与漏极接地，第五N型MOS管MN5的栅极接到第二P型MOS管MP1的源极；第二P型MOS管MP1的源极还接到第一P型MOS管MP0的漏极，第一P型MOS管MP0的源极接到电源Vdd，第一P型MOS管MP0的栅极接到第二P型MOS管MP1的漏极。

2.根据权利要求1所述的改进型紧凑CMOS稳压电路，其特征在于，所述所述第四N型MOS管MN4、第一P型MOS管MP0和第二P型MOS管MP1均工作在饱和区。

3.根据权利要求2所述的改进型紧凑CMOS稳压电路，其特征在于，所述第四N型MOS管MN4、第一P型MOS管MP0和第二P型MOS管MP1的过驱动电压之和不大于电源Vdd：VOD0+VOD1+VOD4+ΔV≤Vdd

其中VOD0为第一P型MOS管MP0的过驱动电压，VOD1为第二P型MOS管MP1的过驱动电压，VOD4为第四N型MOS管MN4的过驱动电压，ΔV为各MOS管的设计余量。

4.根据权利要求1所述的改进型紧凑CMOS稳压电路，其特征在于，所述第二P型MOS管MP1的栅极作为电路的信号输入端，第一P型MOS管MP0的漏极与第二P型MOS管MP1的源极之间的连接点作为电路的输出端。

5.根据权利要求1所述的改进型紧凑CMOS稳压电路，其特征在于，所述第二P型MOS管MP1和第三N型MOS管MN3在电路中产生的沟道长度调制现象对电路的影响不予考虑。

说明书

一种改进型紧凑CMOS稳压电路

技术领域

[0001] 本发明涉及集成电路领域，更具体地，涉及一种改进型紧凑CMOS稳压电路。

背景技术

[0002] 以往集成电路工作频率较低，封装引起的信号波动对电路的影响并不大；后来集成电路工作频率有了一些提高，封装引起的信号波动对电路的影响随之增大，此时可以利用一些比较常见的方法来解决，如用电容滤波等；但随着集成电路工作频率越来越高，封装引起的信号波动对电路的影响也越来越大，比如在电容型SAR结构ADC中，开关电路控制电容进行充放电，而给电容充电的参考电压有很大波动，整个电路性能因此有较大损失，有效位数也会有很明显的下降。

[0003] 经典电压滤波、稳定电压的方法是在电压的输出端加一个较大的电容，电路工作频率越高，电压要求越稳定，从而电容会越大；而CMOS工艺中大容量电容一般使用片上金属电容实现，其面积较大，如果按照经典电容滤波的设计方法，其面积甚至超过了整个芯片，且还要根据不同工作频率来选择不同类型和不同大小的电容；因此在高频下CMOS电路仅仅只使用电容进行电压稳定代价是难以接受，甚至不可能的。

发明内容

[0004] 本发明提供一种改进型紧凑CMOS稳压电路，该电路结构简单、易于实现、占用芯片面积小并提供稳定的参考电压输出。

[0005] 为了达到上述技术效果，本发明的技术方案如下：

[0006] 一种改进型紧凑CMOS稳压电路，包括第一N型MOS管MN0、第二N型MOS管MN1、第三N型MOS管MN3、第四N型MOS管MN4、第五N型MOS管MN5，还包括第一P型MOS管MP0、第二P型MOS管MP1；

[0007] 所述第一N型MOS管MN0的栅极和漏极连接在一起并连接到电源Vdd；所述第二N型MOS管MN1的栅极和漏极连接在一起并连接到第一N型MOS管MN0源极，第二N型MOS管MN1的源极接地；第三N型MOS管MN3的栅极连接在第二N型MOS管MN1的漏极，第三N型MOS管MN3的源极与漏极接地；第四N型MOS管MN4的源极接地，第四N型MOS管MN4的栅极接到第二N型MOS管MN1的漏极，第四N型MOS管MN4的漏极接到第二P型MOS管MP1的漏极；第五N型MOS管MN5的源极与漏极接地，第五N型MOS管MN5的漏极接到第二P型MOS管MP1的源极；第二P型MOS管MP1的源极还接到第一P型MOS管MP0的漏极，第一P型MOS管MP0的源极接到电源Vdd，第一P型MOS管MP0的栅极接到第第二P型MOS管MP1的漏极。

[0008] 进一步地，所述第四N型MOS管MN4、第一P型MOS管MP0和第二P型MOS管MP1均工作在饱和区。

[0009] 进一步地，所述第四N型MOS管MN4、第一P型MOS管MP0和第二P型MOS管MP1的过驱动电压之和不大于电源Vdd：

[0010] VOD0+VOD1+VOD4+ΔV≤Vdd

[0011] 其中VOD0为第一P型MOS管MP0的过驱动电压，VOD1为第二P型MOS管MP1的过驱动电压，VOD4为第四N型MOS管MN4的过驱动电压，ΔV为各MOS管的设计余量。

[0012] 进一步地，所述第二P型MOS管MP1的栅极作为电路的信号输入端，第一P型MOS管MP0的漏极与第二P型MOS管MP1的源极之间的连接点作为电路的输出端。

[0013] 进一步地，所述第二P型MOS管MP1和第三N型MOS管MN3在电路中产生的沟道长度调制现象对电路的影响不予考虑。

[0014] 本发明中，第一N型MOS管MN0的栅极和漏级连接在一起连接到电源Vdd，因此构成一个NMOS二极管，这样接入电路中使得第一N型MOS管MN0将一直处于饱和区，同时相当于作为一个电阻接入电路中，分掉了部分电压；

[0015] 第二N型MOS管MN1的栅极和漏级连接在一起接到第一N型MOS管MN0的源级，即相当于把一个电阻接入到电路中，两个二极管连接的NMOS管串联到一起就相当于两个电阻串联到一起进行分压，给后面的电路提供一个偏置电压Vbias；

[0016] 第三N型MOS管MN3的栅极连接在第二N型MOS管MN1的漏级，第三N型MOS管MN3的源级与漏级都接地，相当于接入一个等效电容对第二N型MOS管MN1产生的偏置电压进行滤波，然后再将得到的偏置电压接到第四N型MOS管MN4的栅极；

[0017] 第四N型MOS管MN4的源级接地，其漏级接到第二P型MOS管MP1的漏级，第二P型MOS管MP1的源级接到的第一P型MOS管MP0的漏级，第一P型MOS管MP0的源级直接接到电流源Vdd，第一P型MOS管MP0的栅极接到第二P型MOS管MP1的漏级，这就相当于是一个电压—电流的负反馈结构,此结构减小了输出阻抗，增大了负载能力。

[0018] 与现有技术相比，本发明技术方案的有益效果是：

[0019] 本发明电路只包含MOS管，其具有功耗小、面积小的特点，与一般基于片上电容的滤波稳定电路相比，具有更优的实用性。

附图说明

[0020] 图1为本发明的具体电路图；

[0021] 图2为本发明电路图的小信号模型；

[0022] 图3为本发明电路图的仿真测试结果。

具体实施方式

[0023] 附图仅用于示例性说明，不能理解为对本专利的限制；

[0024] 为了更好说明本实施例，附图某些部件会有省略、放大或缩小，并不代表实际产品的尺寸；

[0025] 对于本领域技术人员来说，附图中某些公知结构及其说明可能省略是可以理解的。

[0026] 下面结合附图和实施例对本发明的技术方案做进一步的说明。

[0027] 实施例1

[0028] 如图1所示，一种改进型紧凑CMOS稳压电路，包括第一N型MOS管MN0、第二N型MOS管MN1、第三N型MOS管MN3、第四N型MOS管MN4、第五N型MOS管MN5，还包括第一P型MOS管MP0、第二P型MOS管MP1；

[0029] 所述第一N型MOS管MN0的栅极和漏极连接在一起并连接到电源Vdd；所述第二N型MOS管MN1的栅极和漏极连接在一起并连接到第一N型MOS管MN0源极，第二N型MOS管MN1的源极接地；第三N型MOS管MN3的栅极连接在第二N型MOS管MN1的漏极，第三N型MOS管MN3的源极与漏极接地；第四N型MOS管MN4的源极接地，第四N型MOS管MN4的栅极接到第二N型MOS管MN1的漏极，第四N型MOS管MN4的漏极接到第二P型MOS管MP1的漏极；第五N型MOS管MN5的源极与漏极接地，第五N型MOS管MN5的漏极接到第二P型MOS管MP1的源极；第二P型MOS管MP1的源极还接到第一P型MOS管MP0的漏极，第一P型MOS管MP0的源极接到电源Vdd，第一P型MOS管MP0的栅极接到第第二P型MOS管MP1的漏极。

[0030] 第四N型MOS管MN4、第一P型MOS管MP0和第二P型MOS管MP1均工作在饱和区。

[0031] 第四N型MOS管MN4、第一P型MOS管MP0和第二P型MOS管MP1的过驱动电压之和不大于电源Vdd：

[0032] VOD0+VOD1+VOD4+ΔV≤Vdd      (1)

[0033] 其中VOD0为第一P型MOS管MP0的过驱动电压，VOD1为第二P型MOS管MP1的过驱动电压，VOD4为第四N型MOS管MN4的过驱动电压，ΔV为各MOS管的设计余量。

[0034] 第二P型MOS管MP1的栅极作为电路的信号输入端，第一P型MOS管MP0的漏极与第二P型MOS管MP1的源极之间的连接点作为电路的输出端。

[0035] 第二P型MOS管MP1和第三N型MOS管MN3在电路中产生的沟道长度调制现象对电路的影响不予考虑。

[0036] 本发明中，第一N型MOS管MN0的栅极和漏级连接在一起连接到电源Vdd，因此构成一个NMOS二极管，这样接入电路中使得第一N型MOS管MN0将一直处于饱和区，同时相当于作为一个电阻接入电路中，分掉了部分电压；

[0037] 第二N型MOS管MN1的栅极和漏级连接在一起接到第一N型MOS管MN0的源级，即相当于把一个电阻接入到电路中，两个二极管连接的NMOS管串联到一起就相当于两个电阻串联到一起进行分压，给后面的电路提供一个偏置电压Vbias；

[0038] 第三N型MOS管MN3的栅极连接在第二N型MOS管MN1的漏级，第三N型MOS管MN3的源级与漏级都接地，相当于接入一个等效电容对第二N型MOS管MN1产生的偏置电压进行滤波，然后再将得到的偏置电压接到第四N型MOS管MN4的栅极；

[0039] 第四N型MOS管MN4的源级接地，其漏级接到第二P型MOS管MP1的漏级，第二P型MOS管MP1的源级接到的第一P型MOS管MP0的漏级，第一P型MOS管MP0的源级直接接到电流源Vdd，第一P型MOS管MP0的栅极接到第二P型MOS管MP1的漏级，这就相当于是一个电压—电流的负反馈结构,此结构减小了输出阻抗，增大了负载能力。

[0040] 本发明电路通过提高电路的电源抑制比(PSRR)来减少输出电压的波动，而电源抑制比(PSRR)定义为：从输入到输出的增益除以从电源到输出的增益。如图2所示，该图是MP0管、MP1管、MN3管构成的通路的小信号模型，为简化起见，忽略MP1管和MN3管的沟道长度调制，对于d0点有：

[0041] Vout＝-Vgs1      (2)

[0042] 因为MP0管的栅极和MP1管的漏级连接在一起，故对于g0点和d1点有：

[0043] Vgs0＝Vg0-Vdd→→→Vg0＝Vgs0+Vdd      (3)

[0044] 对于d0点的电流有：

[0045]

[0046] 对于d3点的电流有：

[0047] gm1Vgs1＝-gm3Vgs3      (5)

[0048] 又有：Vdd＝Vout+Vg0      (6)

[0049] 将上面的式子联立成方程组解得

[0050]

[0051] 输出Vout与输入Vref的增益可以近似地看作1，而输出Vout与电源Vdd的增益如上式所示，很显然这个结果小于1，所以我们得到的电源抑制比(PSRR)大于1。如果没有接该电路，那么提供的电压变化多少输出电压就跟着变化多少，而接上这个电路后电源抑制比大于1就可以很好地抑制电源波动引起的输出电压的波动。

[0052] 用本发明电路做实际实验，用到的电源Vdd为1.8V，假定封装的电阻为10欧，需要得到的输出电压为1.5V，通过具体的计算得到每个管子的尺寸和输入电压，接入该电路，仿真测试的方式是在输出端和地端之间接上一个1A的电流源，测试输出端的电压。仿真结果如图3所示，可以得到输出阻抗可降到8欧以下，且可得到较稳定的输出电压。

[0053] 相同或相似的标号对应相同或相似的部件；

[0054] 附图中描述位置关系的用于仅用于示例性说明，不能理解为对本专利的限制；

[0055] 显然，本发明的上述实施例仅仅是为清楚地说明本发明所作的举例，而并非是对本发明的实施方式的限定。对于所属领域的普通技术人员来说，在上述说明的基础上还可以做出其它不同形式的变化或变动。这里无需也无法对所有的实施方式予以穷举。凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明权利要求的保护范围之内。